마이크론이 4F² 메모리 셀 아키텍처를 '신화'라 부르는 가운데, YMTC는 CXMT에 이어 9,600 MT/s 작동 프로토타입을 준비 중
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마이크론은 4F² 아키텍처에서 비롯된다고 여겨지는 메모리 셀 미세화 이점에 대해 강력한 반박을 가했다. 이는 YMTC가 DUV 노광 기술의 제약 사항을 극복하기 위해 이 기술에 전폭적으로 투자하며 CXMT의 뒤를 따르고 있는 시점과 맞물린다.
서부 EUV 노광 기술의 사용이 금지된 CXMT와 YMTC는 4F² 메모리 셀 아키텍처를 작동시키는 방법을 모색할 수밖에 없는 반면, 마이크론은 3D DRAM 분야에서 더 나은 기회를 모색하고 있다.
참고로 4F² 공정은 단일 메모리 셀(트랜지스터 1개와 커패시터 1개)의 구성 요소를 수평이 아닌 수직으로 적층하는 차세대 메모리 셀 아키텍처이다. 이러한 설계 변경은 단일 메모리 셀의 표면 면적을 최소 특징 크기 제곱의 4배(4 × F²)인 완벽한 정사각형으로 줄이며, 정확히 2개의 비트라인과 2개의 워드라인으로 구성된다.
비트라인과 워드라인은 각 메모리 셀 내의 트랜지스터를 작동시키는 데 사용되는 배선 구조임을 유의하라. 구조를 4F²로 변경하는 것만으로 DRAM 제조업체는 셀 면적을 30%에서 40%까지 줄이고 각 IC의 셀 밀도를 30~50%까지 높일 수 있다.
물론 앞길에는 순탄한 것만 있는 것은 아니다. 마이크론은 이번 주 기술 웨비나에서 4F² 메모리 셀 아키텍처를 비판하며 다음과 같이 지적했다.
"우리는 20년 이상 4F²를 연구해 왔지만, 실현 가능한 스케일링 경로는 존재하지 않는다."
사실 마이크론의 회장 겸 최고기술책임자(CTPO)인 스콧 디보어에 따르면, "4F² 스케일링에는 근본적인 문제가 있으며", 이 기술이 기존 6F² 셀 아키텍처 대비 갖는 밀도 이점은 "어느 정도 신화에 가깝다."
반면, 스펙트럼의 다른 끝에서 CXMT는 마이크론의 비관론을 공유하지 않는 것으로 보인다. 우리가 최근 보도한 바와 같이, 중국의 DRAM 거대 기업인 CXMT는 2026년 말 이전에 4F² 메모리 셀 아키텍처를 기반으로 한 DDR5 RDIMM 제품을 출시할 계획이다. CXMT가 이 기술의 병목 현상을 해결하는 데 성공한다면, 반도체 전문가인 프레드 첸에 따르면 유효 DRAM 공정을 1c 노드에서 1d 노드로 성공적으로 축소할 수 있다.
한편, 카운터포인트 리서치는 YMTC가 9600 MT/s의 데이터 전송 속도를 제공하는 4F² 셀 프로토타입을 개발 중이라고 지적하는 흥미로운 보고서를 최근 발표했다.
"YMTC는 적층 기술(Xtacking)의 적용 범위를 NAND에서 DRAM으로 확장하고 있다. 2025년 10월부터 제2세대 16Gb LPDDR5(7500 MT/s) DRAM이 약 5000장의 월 생산 능력을 갖춘 파브 2에서 연구, 개발 및 테스트 중이며, 고-k 금속 게이트(HKMG) 공정은 아직 적용되지 않았다. 후속 조치로 수직 채널 트랜지스터(VCT) 4F2 셀 구조를 갖춘 9600 MT/s 버전이 개발 중이며, 파브 3에서 양산이 계획되어 있다."
물론 CXMT와 YMTC는 공정 미세화 제약을 극복하기 위해 HKMG(고-k 금속 게이트) 기술도 모색하고 있다. 이는 기존 실리콘 기반 절연체를 산화물 하프늄(HfO₂)과 같은 재료로 대체하여 전류 누설과 그에 따른 열 에너지 낭비를 억제할 뿐만 아니라, 트랜지스터가 폴리실리콘 게이트를 통해 가능했던 것보다 훨씬 빠르게 상태를 전환할 수 있게 함으로써 전력 효율성을 높이고 더 높은 속도로 가는 길을 연다.
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📄 원문 (English)
Micron has just taken a cudgel to the memory cell miniaturization advantages that supposedly ensue from a 4F² architecture, even as YMTC prepares to follow CXMT's lead by going all in on this technology to try to overcome its DUV lithography-based constraints.
Barred from the Western EUV lithography tech, CXMT and YMTC have no option but to try to make the 4F² memory cell architecture work, while Micron eyes greener pastures in the 3D DRAM sphere
As a refresher, the 4F² process is a next-generation memory cell architecture, where the components of a single memory cell (one transistor and one capacitor) are stacked vertically rather than horizontally. This design shift reduces the surface footprint of a single memory cell to a perfect square, which measures 4 times the minimum feature size squared (4 × F²), and consists of exactly 2 bitlines and 2 wordlines.
Do note that bitlines and wordlines are the interconnect structures used to operate the transistors within each memory cell. Just by changing the structure to 4F², DRAM makers are able to reduce cell area by 30 percent to 40 percent and increase the cell density of each IC by 30 - 50 percent.
Of course, the road ahead is not all sunshine and roses. Micron took a stab at the 4F² memory cell architecture at its technology webinar this week, noting:
"We have researched 4F² for over 20 years, but there is no viable scaling path."
In fact, according to Scott DeBoer, the President of Micron as well as its Chief Technology and Product Officer (CTPO), "there are fundamental problems with 4F² scaling," and the technology's density advantage over the conventional 6F² cell architecture is "somewhat akin to a myth."
At the other end of the spectrum, however, CXMT does not appear to share Micron's pessimism. As we reported recently, China's DRAM giant plans to introduce a DDR5 RDIMM product based on the 4F² memory cell architecture before the end of 2026. If CXMT does manage to solve the technology's bottlenecks, it can successfully shrink its effective DRAM process to the 1d node from 1c, according to the semiconductor expert Fred Chen.
Meanwhile, Counterpoint Research has just published an intriguing report, noting that YMTC is working on a 4F² cell prototype that offers a data transfer rate of 9600 MT/s:
"YMTC is expanding the application range of additive technology (Xtacking) beyond NAND to DRAM. Since October 2025, the second generation 16 Gb LPDDR5 (7500 MT/s) DRAM has been under research, development and testing at Fab 2 at a monthly capacity of about 5000 sheets, and the high K metal gate (HKMG) process has not yet been applied. As a follow-up, a 9600 MT/s version with a vertical channel transistor (VCT) 4F2 cell structure is being developed, and mass production is planned at Fab 3."
Of course, to overcome process miniaturization constraints, CXMT and YMTC are also exploring High-k Metal Gate or HKMG technology, which replaces the older silicon-based insulator with a material like hafnium oxide (HfO₂), not only curbing current leakage and the attendant waste thermal energy, but also enhancing power efficiency and paving the way for higher speeds, as the transistors are able to flip states much faster than what would have been possible via polysilicon gates.
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