인텔, ASIC 및 특수 칩 파운드리로 도약 추진…리프부 탄의 비결은 마벨 출신 임원
🇰🇷 한글 번역
인텔은 현재 악명 높은 미로 같은 관료제 층위와 그에 따른 관성을 제거하는 과정에 있으며, 새로 출범한 리푸 타ן(Lip-Bu Tan) CEO의 차기 고위직 인사들이 주도하는 차세대 첨단 공정 노드들을 위한 새로운 시장과 제품 카테고리를 모색하고 있다. 이 중에서도 뜨겁게 달아오른 ASIC(특수 목적 집적 회로) 시장은 인텔이 높은 성공 확률로 보고 있는 전략적 도박 중 하나로 꼽힌다.
이러한 추세를 뒷받침하는 증거로, 기술 애널리스트 잭 골드(Jack Gold)에 따르면 마벨(Marvell)의 전직 임원인 디언 자나크(Dean Jarnac)를 영입한 사례를 꼽을 수 있는데, 그는 아마도 바로 이러한 목표를 달성하는 데 주력할 것으로 보인다.
리푸 타ן CEO는 수년간 이어져 온 내부 관례를 깨고 인텔의 주요 사업 부문들을 이끌 외부 인사들을 다수 영입했으며, 디언 자나크의 합류는 인텔이 ASIC 분야로 전환하려는 움직임의 전조로 해석된다.
과거 몇 년간 ASIC 시장은 상당히 포화 상태가 되었다. 구글은 브로드컴, 마벨, 미디어텍과 함께 TPU를 설계하고 있으며, 아마존은 마벨과 협력하여 Trainium 칩을 개발했다. 또한 마이크로소프트는 오픈AI, 마벨, 브로드컴과 함께 Maia AI 가속기를 설계하고 있다. 여기에 더해 오픈AI는 최근 브로드컴과 협력하여 '할라페노(Jalapeno)'라는 맞춤형 가속기를 공개했으며, 앤트로픽(Anthropic)도 브로드컴과 삼성과 협력하여 ASIC을 개발 중인 것으로 알려졌다.
따라서 인텔이 이 뜨겁게 달아오른 시장에서 일부를 차지하려 시도하는 것은 자연스러운 일이다. 그리고 지금까지 인텔이 이러한 진격을 위해 가장 크게 활용하고 있는 무기는 바로 ASIC 관련 경험이 풍부한 디언 자나크다.
기술 애널리스트 잭 골드 따르면, 인텔은 자나크의 경험을 활용해 시급히 필요한 계약들을 성사시키고, 이를 통해 인텔의 ASIC 라인업을 더 탄탄한 기반 위에 세워놓고자 한다.
"[마벨은] 칩을 설계하므로, 칩 설계 기업에서 일할 때와 [인텔처럼] 칩을 설계하고 자체적으로 제조하는 기업에서 일할 때의 전체 프로세스가 어떻게 작동하는지에 대해 잘 알고 있을 것이라고 가정한다."
인텔은 이러한 새로운 전환에서 이미 일부 성공을 거두었다. 예를 들어, 지난 7월 인텔은 고성능 방화벽 및 보안 인프라를 위한 포티넷(Fortinet)의 차세대 보안 프로세서를 설계 및 제조하기 위한 계약을 발표했기 때문이다. 그럼에도 인텔의 야망은 훨씬 더 광범위해 보이며, CFO 데이비드 진스너(David Zinsner)는 지난 7월 회사의 ASIC 사업이 연간 20억 달러의 매출 속도에 근접하고 있으며, "지금은 멀지 않은 미래"에 40억 달러에 도달할 수 있다고 언급했다.
물론 리푸 타ן CEO가 자나크를 영입한 것은 더 넓은 패턴의 일부다. 인텔의 새로운 CEO는 핵심 관심 분야에 숙련된 외부 인사들을 배치함으로써 관습을 의도적으로 피하고 있다. 이를 통해 타ן CEO는 주요 직위에 대한 내부 승진에 오랫동안 익숙해져 버린 인텔의 뿌리 깊은 관료제에 일격을 가하려는 것으로 보인다.
다른 소식으로는, 오늘 보도된 바에 따르면 엔비디아(NVIDIA)가 2028년에 인텔의 포베로스(Foveros) 패키징 기술을 채택할 가능성이 있으며, 이는 인텔에게 상당한 호재가 될 것이다. 이 기술을 잘 모르는 사람들을 위해 설명하자면, 포베로스는 진정한 3D 액티브 다이 스택킹, 즉 베이스 다이 또는 인터포저 위에 직접 얼굴을 맞대거나 뒷면을 맞대어 적층하는 방식을 제공하며, 구리-구리 하이브리드 본딩이 제공하는 짧은 수직 경로로 인해 매우 높은 인터커넥트 밀도와 극도로 낮은 신호 지연 시간을 갖춘다.
포베로스는 EMIB-T보다 한 단계 진보한 기술이다. 참고로 인텔의 EMIB는 유기 기판 내부에 직접 내장된 작은 실리콘 ‘브리지’를 사용해 단일 프로세서 패키지 안에 여러 실리콘 칩(칩렛)을 연결한다. 이때 칩렛과 브리지가 만나는 가장자리에만 고밀도 마이크로 범프가 배치된다.
EMIB-T는 이 방식을 한 단계 더 발전시켜, 내장된 실리콘 브리지 자체에 수직으로 관통하는 실리콘 관통 전극(TSV)을 적용했다. 이러한 수직 배선 채널을 통해 전력 및 고속 신호가 패키지 하단에서 직접 브리지를 거쳐 상단에 위치한 프로세서나 메모리로 곧바로 전달될 수 있어 3D 적층이 가능해진다.
이러한 기술적 진보에도 불구하고, 인텔은 메모리 부문에서도 조용히 입지를 넓혀가고 있다. 인텔은 차세대 기술인 XBM과 Z-Angle Memory(ZAM) 개발에 주력하고 있다. ZAM은 대각선 인터커넥트가 수직 TSV를 대체하는 3D 적층 DRAM으로, 중앙 열 기둥을 형성해 열 방출을 더 효과적으로 한다. 또한 구리-구리 하이브리드 본딩을 활용하고 커패시터를 배제해 더 높은 집적도를 실현한다. 실제로 인텔은 최근 실적 발표 통화에서 메모리 관련 야망을 논의하며 SK하이닉스의 전 대표이사인 이수치 회장을 영입했다고 강조한 바 있다.
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📄 원문 (English)
Intel is currently in the process of shedding its notoriously labyrinthine bureaucratic layers and the attendant inertia, while eyeing new markets and product categories for its fledgling advanced fabrication nodes, with the scorching-hot ASIC market serving as one such high-probability gambit on the part of the chipmaker's new CEO, Lip-Bu Tan.
As evidence, look no further than Intel's hiring of Dean Jarnac, a former Marvell executive, who has likely been tasked with furthering just such a goal, according to the tech analyst, Jack Gold.
Lip-Bu Tan broke years of internal precedents by a hiring a number of outsiders to lead Intel's key business segments, with Dean Jarnac's induction serving as a harbinger of sorts for Intel's pivot towards ASICs
The ASIC market has become quite crowded over the past few years. After all, we now have the TPUs that Google designs with Broadcom, Marvell, and MediaTek, the Trainium chips that Amazon designs in collaboration with Marvell, and the Maia AI accelerators that Microsoft designs with OpenAI, Marvell, and Broadcom. As if this were not enough, OpenAI recently collaborated with Broadcom to unveil a bespoke accelerator, dubbed Jalapeno, and Anthropic is reportedly developing an ASIC in collaboration with Broadcom and Samsung.
It is only natural, therefore, for Intel to try to capture a slice of this oven-hot pie. And, its biggest weapon so far for making just such an inroad is Dean Jarnac, a former Marvell executive who brings extensive ASIC-related experience to the proverbial table.
According to the tech analyst Jack Gold, Intel wants to leverage Jarnac's experience to clinch some much-needed contracts, which can then establish Intel's ASIC line on a firmer footing:
"[Marvell] designs chips, and so he knows, I’m assuming pretty well, how that whole process works when you work [for a] chip design company versus a company that designs and makes their own chips [like Intel]."
And, Intel has already had some success in its new pivot. As a case in point, back in July, the company announced a deal to design and manufacture Fortinet’s next-generation security processor for high-performance firewalls and security infrastructure. Even so, Intel's ambitions appear much more expansive, with its CFO, David Zinsner, noting in July that the company's ASIC business was approaching a $2 billion annual run rate, and could reach $4 billion "in the not-too-distant future."
Of course, Lip-Bu Tan's hiring of Jarnac is a part of a broader pattern, where Intel's new CEO is deliberately eschewing convention to position experienced outsiders within key areas of focus. By doing so, Tan appears to be striking a blow against Intel's entrenched bureaucracy, which has long become accustomed to internal promotions for key positions.
Elsewhere, we reported just today that NVIDIA might adopt Intel's Foveros packaging technology in 2028, which should act as a significant tailwind for the chipmaker. For the benefit of those who might not be aware, Foveros brings true 3D active-die stacking - face-to-face or face-to-back stacking directly over a base die/interposer - to the proverbial table, replete with very high interconnect density and extremely low signal latency due to short vertical paths offered by copper-to-copper hybrid bonding.
Foveros is a significant step-up from EMIB-T. As a refresher, Intel's EMIB connects multiple silicon chips (chiplets) inside a single processor package using tiny silicon "bridges" embedded directly inside the organic substrate, with high-density micro-bumps placed only at the edges where the chiplets meet the bridge.
The EMIB-T takes this approach a step further by sporting Through-Silicon Vias (TSVs) drilled directly through the embedded silicon bridges. These vertical routing channels allow power and high-speed signals to flow straight up from the bottom of the chip package, through the bridge, and directly into the processors or memory sitting on top, enabling 3D stacking.
As if this were not enough, Intel has also been making silent inroads in the memory segment, working on upcoming technologies such as XBM and Z-Angle Memory (ZAM). As a refresher, ZAM is a 3D-stacked DRAM where diagonal interconnects replace vertical through-silicon vias (TSVs), forming a central thermal pillar that better dissipates heat. It also leverages copper-to-copper hybrid bonding and eschews capacitors for greater density. In fact, Intel specifically highlighted its hiring of SK hynix's former CEO, Shou-Chi Lee, at its last earnings call while discussing its memory-related ambitions.
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