행 병렬 DRAM 연산, 데이터 재구성 오버헤드 절감 (시러큐스대, FAU, 드레스덴공대)
🇰🇷 한글 번역
시러큐스 대학교, 프리드리히-알렉산더-에를랑겐-뉘른베르크 대학교, 드레스덴 공과대학교의 연구자들은 “RAPID: DRAM 내 행 병렬 산술 처리”라는 제목의 기술 논문을 발표했다.
요약 발췌:
“메모리 활용 처리(PUM) 아키텍처는 메모리와 프로세서 간의 비용이 많이 드는 데이터 이동을 줄이기 위해 DRAM 내에서 직접 계산을 수행한다. 전하 공유 연산이 개별 비트라인으로 국한되기 때문에, 기존 DRAM-PUM 아키텍처는 데이터를 열 지향적, 비트 직렬 표현으로 재구성한다. 이러한 조직 구조는 기존 프로세서와 가속기가 사용하는 행 지향적, 워드 병렬 레이아웃과 근본적으로 호환되지 않아, PUM과 기존 실행 간 계산이 전환될 때마다 비용이 많이 드는 데이터 레이아웃 변환이 필요하다. 본 논문에서는 RAPID를 제시한다. 이는 DRAM 내 행 병렬 산술 처리 아키텍처이다. RAPID는 DRAM 서브어레이에 두 가지 경량 확장 기능을 추가한다. 이는 인접한 비트라인 간 로컬 수평 데이터 이동을 가능하게 하는 마이그레이션 셀과, 서브어레이 내 효율적인 논리 반전을 제공하는 반전 셀이다. 이러한 기본 요소들은 RAPID가 CPU 호환 레이아웃을 유지하면서 DRAM 서브어레이의 막대한 병렬성을 활용하여 행 병렬, 비트 병렬 데이터로 직접 작동할 수 있게 한다.”
기술 논문을 여기서 확인하십시오. 2026년 10월.
Tegge, William C., João Paulo Cardoso de Lima, Shouzhi Fang, Jeronimo Castrillon, and Alex K. Jones. “RAPID: DRAM 내 행 병렬 산술 처리.” arXiv 사전 인쇄 arXiv:2610.02502 (2026년 10월). https://doi.org/10.48550/arXiv.2610.02502
📄 원문 (English)
Researchers at Syracuse University, Friedrich-Alexander-Universität Erlangen-Nürnberg, and TU Dresden published a technical paper titled “RAPID: Row-Parallel Arithmetic Processing in DRAM.”
Abstract Excerpt:
“Processing-using-memory (PUM) architectures perform computation directly within DRAM to reduce costly data movement between memory and processors. Because charge-sharing operations are confined to individual bitlines, existing DRAM-PUM architectures reorganize data into column-oriented, bit-serial representations. This organization is fundamentally incompatible with the row-oriented, word-parallel layouts used by conventional processors and accelerators, requiring expensive data-layout transformations whenever computation transitions between PUM and conventional execution. In this paper, we present RAPID, a Row-parallel Arithmetic Processing-In-DRAM architecture. RAPID augments the DRAM subarray with two lightweight extensions: migration cells that enable localized horizontal data movement between neighboring bitlines and inversion cells that provide efficient in-array logical inversion. These primitives enable RAPID to operate directly on row-parallel, bit-parallel data, preserving CPU-compatible layouts while exploiting the massive parallelism of the DRAM subarray.”
Find the technical paper here. October 2026.
Tegge, William C., João Paulo Cardoso de Lima, Shouzhi Fang, Jeronimo Castrillon, and Alex K. Jones. “RAPID: Row-Parallel Arithmetic Processing in DRAM.” arXiv preprint arXiv:2610.02502 (October 2026). https://doi.org/10.48550/arXiv.2610.02502
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