Analyzing Intel's EMIB and Foveros advanced packaging roadmaps
🇰🇷 한글 번역
인텔의 EMIB와 Foveros 고급 패키징 로드맵 분석 — 인텔이 모든 방향으로 칩을 확장하는 계획
구식 단일 칩(die)에는 더 이상 나라가 없다.
고급 패키징 기술은 고급 CPU 및 GPU 설계의 필수 부분이 되었으며, 인텔의 하이엔드 클라이언트 및 데이터센터 CPU의 거의 전부가 임베디드 멀티 다이 인터커넥트 브리지(EMIB)와 Foveros 기술을 의존하고 있다. 하지만 이 두 가지 고급 패키징 방식의 미래는 어떨까? 두 기술이 어디로 향하고 있는지 살펴보기 전에, 먼저 현재 우리가 어디에 있는지 파악해보자.
인텔의 고급 패키징 서사는 2017년 카비레이크-G CPUs와 스트라틱스 10 FPGAs로 시작되었지만, 당시 패키징 기술은 오늘날처럼 뜨거운 주제는 아니었다. 그러나 인텔과 업계 동료들은 이러한 기술을 발전시키기 위해 끊임없이 노력했으며, 그 결과 인텔은 2020년 EMIB와 Foveros라는 2.5D 및 3D 통합 기술을 갖춘 멀티 칩렛 프로세서에 대한 상세한 로드맵을 제시한 최초의 기업 중 하나가 되었다. 초기 10nm 공정 기술의 실패 이후, 회사는 멀티 칩렛 전략이 비용 효율적이고 예측 가능한 주기로 성능과 기능 향상을 제공하는 지속 가능한 방법임을 분명히 했다. 인텔의 모든 멀티 칩렛 프로젝트가 성공이었다고 말할 수는 없지만, 최근 몇 년간 출시된 인텔의 클라이언트 및 데이터센터 CPU 제품 대부분이 여러 칩렛을 사용하고 EMIB 및 Foveros 고급 패키징 기술에 의존하고 있다고 말하는 것은 안전하다.
사실 인텔의 고급 패키징 로드맵이 진화함에 따라 EMIB와 Foveros는 요구 사항을 충족하기 위해 더 정교해짐과 동시에 비용에 민감한 제품을 커버하기 위해 더 단순해지고 있다. 인텔의 패키징 듀오에 대한 또 다른 특이점은 이 두 기술이 더 이상 주로 별개의 기술로 보이지 않는다는 점이다. 많은 경우, 이들은 서로 보완하며 인텔의 차기 공정 기술과 결합하여 회사의 미래 제품에 핵심 구성 요소가 되고 있다. 궁극적인 목표는 EMIB와 Foveros Direct 3D를 모두 사용하여 12개의 레티클 크기의 패키지 내 시스템(SiP)을 구축하는 것이지만, 인텔은 아직 그 단계에 도달하지 못했으므로 현재 우리가 어디에 있는지 그리고 앞으로 어떤 것이 기다리고 있는지 살펴보자.
EMIB: 놀라운 브리지와 그 위치
인텔의 EMIB는 2017년 대량 생산에 진입한 이후 극적으로 진화했다. 값비싼 실리콘 인터포저를 사용하지 않고 인접한 칩렛을 연결하는 비교적 단순한 방법으로 시작된 이 기술은 이제 데이터센터 프로세서에 사용되는 정교한 패키징 기술이 되었으며, 수십 개의 실리콘 브리지, 24개 이상의 HBM 스택, 그리고 고급 전력 공급 장치를 갖춘 레티클 크기의 12배에 달하는 거대한 AI 가속기를 가능하게 할 예정이다.
EMIB의 기본 개념은 처음 도입된 지 거의 10년이 지난 지금도 거의 변하지 않았다. 인텔은 연산 및 메모리 다이(die)를 큰 실리콘 인터포저 위에 배치하는 대신, 고밀도 다이-투-다이 연결성이 필요한 경우에만 유기 패키지 기판에 작은 실리콘 브리지를 내장한다(그 브리지들을 찾아보라!). 이는 실리콘 사용을 줄이고 패키지의 나머지 부분이 기존 기판 배선과 완화된 범프 피치(bump pitch)를 사용할 수 있게 한다. 초기 EMIB 구현은 55마이크로미터(µm)의 1층 인터커넥트(FLI) 범프 피치를 사용했으며, 인텔은 이를 이후 45µm로 줄였다. 인텔의 최근 로드맵은 36µm로 더 줄이고 궁극적으로 25µm로 줄여 칩렛 가장자리(shoreline density)에 수용할 수 있는 연결 수를 극적으로 증가시킬 것이라고 나타낸다.
인텔은 FLI(Forward Link Interface) 범프 피치를 축소하고 연결 밀도를 높이는 것 외에도 브리지 자체에 기능을 추가하고 있다. EMIB-M은 전력 공급을 개선하고 연산 다이 근처의 전압 변동을 억제하기 위해 브리지에 금속-절연체-금속(MIM) 커패시터를 통합한다. 더 새로운 EMIB-T는 이 개념을 한층 더 발전시켜, 전력이 브리지 주변을 돌아가는 긴 경로 대신 브리지 내부로 수직으로 이동할 수 있도록 하는 실리콘 관통 비아(TSV)를 추가한다. 이는 특히 전류 밀도와 전력 무결성이 주요 패키징 제약 조건이 되는 다중 킬로와트 시스템 인 패키지(SiP)와 HBM4급 메모리 서브시스템에서 점점 더 중요해지고 있다.
이러한 SiP는 복잡할 뿐만 아니라 물리적으로 크기가 크기 때문에, 인텔의 EMIB는 더 큰 설계를 지원하도록 진화해 왔다. 첫째, 더 미세한 FLI 피치는 더 큰 SiP를 구축하는 데 필요한 상호연결 밀도를 증가시킨다. 둘째, EMIB-M은 인텔의 제온 6 ‘그라니트 래피즈’와 같은 대형 프로세서로 인해 발생하는 전력 무결성 문제를 해결한다. 셋째, EMIB-T는 전력 라우팅을 단순화하고 임피던스를 낮추며 노이즈를 줄여, 향후 더 빠른 버전의 UCIe(32 GT/s 이상)가 일반화됨에 따라 그 중요성이 더욱 커질 것이다. 인텔의 일관된 EMIB 기술 개발 덕분에 회사는 이번 초창기 80×80mm 패키지에 4X 레티클 크기의 SiP에서, 현재 120×120mm 패키지에 8X 레티클에 가까운 설계로, 그리고 향후 120×180mm 패키지에 12X SiP로 확장해 왔다.
궁극적으로 인텔은 미세 피치 EMIB 기술을 글래스 코어 기판과 결합할 계획이다. 글래스는 유기물 재료에 비해 안정성이 높고 왜곡이 적어, 패키지가 거대한 크기로 성장함에 따라 그 중요성이 점점 더 커진다. 글래스는 성능과 치수 등 여러 방향에서의 개선을 가능하게 함으로써 EMIB의 가장 큰 진전 중 하나가 될 것으로 예상된다.
인텔은 EMIB-T가 2027년 양산 계획에 맞춰 진행 중이며 수율과 신뢰성이 목표치를 충족하고 있다고 밝혔다. 이러한 생산 확대가 계획대로 진행된다면, EMIB는 실리콘 인터포저의 대안에서 인텔 파운드리가 대규모 AI 시스템을 구축하는 핵심 기술 중 하나로 진화하게 될 것이다.
인텔 최고경영자(CEO) 립 부 탄은 2026년 8월 실적 발표 통화에서 “EMIB-T에 대한 고객 관심은 여전히 매우 높습니다. 이 기술은 매력적이며, 현재 주류 제품으로는 불가능한 고급 AI 실리콘 솔루션을 위한 기능을 제공합니다”라고 말했다. 그는 “우리는 증가하는 EMIB-T 백로그를 보유하고 있으며, 수율과 신뢰성이 목표치를 달성하고 있습니다. 우리는 2027년 고객들의 생산 확대를 지원하기 위해 이 기술을 높은 품질로 대량 생산으로 전환하는 데 집중하고 있습니다”라고 덧붙였다.
인텔은 EMIB를 여러 방향으로 동시에 확장하고 있다. 이는 더 미세한 상호연결 피치, 더 많은 브리지, 더 큰 기판, 더 밀도 높은 전력 공급, 더 빠른 메모리 인터페이스, 그리고 극적으로 더 큰 SiP를 포함한다. 인텔은 EMIB를 TSMC의 CoWoS-S 솔루션에서 사용되는 대형 실리콘 인터포저 대신 유기물 기판 내에서 로직-로직 및 로직-HBM 연결을 위해 로컬 실리콘 브리지를 사용하는 비용 효율적인 고급 패키징 기술로 공식적으로 포지셔닝한다. 한편, 대형 경질 인터포저나 유연한 유기물 재배선층(Re-Distribution Layer) 인터포저의 혜택을 받을 수 있는 응용 분야도 존재한다. 이러한 응용 분야를 다루기 위해 인텔의 포베로스(Foveros) 포트폴리오에는 TSMC의 CoWoS-S, CoWoS-R, CoWoS-L 패키징 기술을 각각 더 직접적으로 반영하는 Foveros-S, Foveros-R, Foveros-B가 포함되어 있다.
Foveros 2.5D: 한 줌의 패키지
인텔의 Foveros 패키징 기술은 2019년 Lakefield 프로세서와 함께 등장한 초기의 칩-온-웨이퍼(chip-on-wafer) 구현 방식에서 진화하여, 비용에 민감한 클라이언트 프로세서부터 대규모 HPC(고성능 컴퓨팅) 및 AI 시스템에 이르기까지 다양한 요구를 해결하기 위해 설계된 광범위한 2.5D 및 3D 통합 기술 패밀리로 발전하고 있다.
초기 Foveros 기술은 TSV(실리콘 관통 비아)와 얼굴을 맞댄 결합(face-to-face bonding)을 통해 부착된 활성 22FFL 기반 실리콘 베이스 다이(또는 인터포저)를 사용했다. 인텔의 Lakefield와 Ponte Vecchio는 활성 베이스 다이와 36µm 마이크로범프 피치를 사용했던 반면, Meteor Lake, Arrow Lake, Panther Lake 구현 방식은 36µm 마이크로범프 피치를 가진 수동 베이스를 사용한다. 2019년부터 2023년까지 활성 및 수동 베이스 다이와 함께 Foveros가 도입된 이후, 인텔은 서로 다른 비용 및 통합 요구 사항을 충족하기 위해 Foveros를 다양화해 왔다. 2025년 중반에 제시된 최신 Foveros 2.5D 로드맵은 유사한 특성을 가진 -S, -R, -B 변형을 언급하며, Foveros를 원래의 기능에서 훨씬 더 멀리 끌어올린다. 이 로드맵은 25µm 미만의 피치, 1mm²당 772개에서 1,600개로 증가하는 범프 밀도, 그리고 0.15pJ/bit의 칩-투-칩 인터커넥트 전력 등을 목표로 한다.
현재 가장 진보되었음에도 불구하고 양산 검증이 완료된 Foveros 2.5D 기술은 Foveros-S이다. 이 패키징 기술은 실리콘 인터포저 위에 여러 칩렛을 배치하며, 현재 TSMC가 CoWoS-S를 통해 제공하는 것(최대 5.5X 레티클 크기)보다 작은 최대 4개 레티클 크기의 패키지를 지원한다. Foveros-S는 본질적으로 2019년 초기 Foveros의 진화형이므로, 인텔은 2019년부터 양산에 들어갔다고 정당하게 주장한다. 그러나 향후 Foveros-S는 더 큰 패키지 크기, 인터커넥트 밀도 및 인터커넥트 전력 효율성을 포함하여 여러 방향으로 진화할 예정이다.
Foveros-R은 실리콘 인터포저를 완전히 제거하고 비용 및 인터커넥트 밀도를 최적화하기 위해 팬아웃 RDL(재분배층) 기술을 사용한다. 인텔에 따르면 이 구현 방식은 최대 3개의 재분배층을 사용할 수 있다. 이 방법은 비용과 인터커넥트 밀도 사이의 균형을 제공하고 UCIe를 통해 다양한 소스의 칩렛을 이종 통합할 수 있도록 설계되었다. 인텔의 현재 Foveros 2.5D 패밀리 다른 구성원들과 마찬가지로 이 기술은 36µm 마이크로범프 피치를 사용하지만, 25µm 미만의 피치와 772에서 1,600/mm²로의 범프 밀도 확장, 그리고 0.15pJ/bit의 칩-투-칩 인터커넥트 전력을 지원하도록 설계되었다. 인텔은 Foveros-R이 2027년에 양산 준비가 될 것이라고 말한다.
Foveros-B는 더 크고 복잡한 AI/HPC 설계 방향으로 개념을 확장한다. 이 기술은 전체 실리콘 인터포저에 의존하는 대신, RDL과 필요한 곳에만 고밀도 연결을 제공하는 로컬 활성 또는 수동 실리콘 브릿지를 결합한다. 이는 잠재적으로 인텔에게 RDL 전용 구현과 대형 실리콘 인터포저 사이의 중간 옵션을 제공할 뿐만 아니라, TSMC의 CoWoS-R에 대한 직접적인 경쟁자가 될 수 있다.
인텔은 Foveros-B가 EMIB 브릿지를 명시적으로 사용하지 않는다고 말하지는 않지만, 유사한 마이크로범프 피치 크기와 향후 활성 로컬 브릿지 사용 계획을 고려할 때, Foveros-B의 브릿지는 EMIB-M 및 EMIB-T 브릿지와 매우 유사할 가능성이 높다. Foveros-B가 실제로 EMIB 브릿지를 사용할 수 있다면, 향후 Foveros-B 설계에는 캐시 디에그리게이션(cache disaggregation), 통합 전압 조정기(IVR), 또는 MIM 커패시터가 포함될 수도 있다.
인터커넥트 밀도와 전력 측면에서 Foveros-B는 25µm 미만의 피치를 지원하고, 범프 밀도는 1,600/mm²까지 확장되며, 칩 간 인터커넥트 전력은 0.15pJ/bit로 설계된 것으로 명시되어 있다. 한편 인텔은 Foveros-B가 상업적 생산에 언제 준비될지 공개하지 않았으므로, 실제 사양은 아직 지켜봐야 한다.
EMIB와 Foveros 2.5D 포트폴리오를 통해 인텔은 광범위한 애플리케이션에 대응할 수 있지만, 인텔의 스케일링은 멈추지 않고 있다. EMIB 또는 Foveros 2.5D로 가능해진 2.5D 측면 스케일링 외에도, 인텔은 Foveros 3D 및 EMIB 3.5D 패키징 기술을 사용하여 칩렛을 서로 적층할 수 있다.
Foveros Direct 3D: 구리 사용(범프 없음)
수십 년간 존재해 온 단순한 패키지 온 패키지 적층과 달리, 밀집된 3D 적층은 별도의 다이들을 긴밀하게 결합된 동일한 칩의 일부로 전환하여 대역폭을 증가시키고, 지연 시간을 줄이며, 인터커넥트 전력을 절감하고, 점유 면적을 축소한다. 여기서의 과제는 수율, 전력 공급, 신호 무결성을 유지하면서 다이들 사이의 극히 미세한 수천 개의 연결을 제조하고, 아마도 가장 중요한 것은 적층 내부에 묻힌 칩에서 열을 제거하는 것이다.
인텔의 Foveros 로드맵에서 가장 큰 아키텍처적 도약은 마이크로범프 기반 연결에서 직접 구리-구리 하이브리드 본딩으로 전환하는 Foveros Direct 3D이다. 기존의 마이크로범프는 영구적으로 축소될 수 없다. 납 범프는 제조 수율과 신뢰성을 유지하기 위해 충분한 치수가 필요하며, 납 자체는 추가적인 저항과 기생 효과를 유발하기 때문이다. Foveros Direct 3D는 납을 완전히 제거하고 하나의 다이 위에 있는 구리 패드를 다른 다이 위의 패드에 직접 본딩하여, 기존 마이크로범프 기술보다 최대 10배 더 미세한 10µm 미만의 인터커넥트 피치를 가능하게 한다.
인텔은 Foveros Direct 3D가 10µm 미만의 본딩 피치, 최대 10,000개/mm²의 인터커넥트 밀도, 그리고 0.05pJ/bit 미만의 칩 간 인터커넥트 전력을 제공할 수 있다고 주장한다. 이러한 고밀도 연결은 적층된 다이들 사이의 신호 경로를 단축하고, 대역폭을 증가시키며, 지연 시간을 줄이고, 데이터 전송에 필요한 에너지를 절감한다. 전기적 이점 외에도, 직접 본딩은 다이들 사이에 더 연속적인 열 경로를 생성하여 인텔이 설명하듯이 기존 패키징 방식보다 열 방출을 개선하는데, 이는 수직으로 적층된 로직이 전력 밀도를 극적으로 높이는 가운데 매우 중요하다.
인텔의 Foveros Direct 3D 본딩 인터페이스는 전면-후면 적층과 전면-전면 적층을 모두 지원한다. 또한 인텔은 칩-웨이퍼 간 본딩 및 웨이퍼-웨이퍼 간 본딩도 설명한 바 있다.
인텔이 제시한 Foveros Direct 3D 기반 시스템 인 패키지(SiP)의 개략도(인텔이 확인함)에서 알 수 있듯이, 이 기술은 단순히 하나의 로직 다이를 다른 다이 위에 놓는 것보다 훨씬 더 유연하다. 이 방법은 서로 다른 다이 크기, 다중 적층 레벨을 지원할 수 있으며, 서로 다른 공정 기술로 제조된 다이들을 하나의 SiP에 결합할 수 있다.
인텔의 제온 6+ ‘클리어워터 포레스트’ 프로세서는 인텔 18A 컴퓨트 칩렛을 활성 베이스 다이에 부착하기 위해 대량 생산에서 포베로스 다이렉트 3D 구리 본딩을 처음 사용한 제품이다. 이 CPU는 9µm 구리 본딩 피치를 가진 1세대 포베로스 다이렉트 3D를 사용한다. 한편 인텔은 2세대 포베로스 다이렉트 3D에서 본딩 피치를 3µm로 축소할 계획이다. 이러한 수치를 비교해 보면, TSMC의 2023년 1세대 SoIC는 9µm 피치를 지원하며(AMD의 2세대 3D V-Cache가 이 버전을 사용), 2025년에 대량 생산에 진입한 최신 세대는 6µm의 본딩 피치를 특징으로 한다. TSMC는 2029년까지 SoIC의 인터커넥션 피치를 4.5µm로 축소할 것으로 예상된다.
EMIB 3.5D: 모든 것을 모든 곳에서 동시에
마지막으로 포베로스와 EMIB는 독립적으로 작동할 필요가 없다. 인텔은 포베로스 2.5D 또는 포베로스 다이렉트 3D를 기판 내장형 EMIB 브리지와 결합하여 EMIB 3.5D라고 부르는 것을 만들어 궁극적인 제품을 구축하려 한다. 이 아키텍처에서 포베로스는 개별 칩렛 어셈블리 내에서 밀도 높은 로컬 2.5D 또는 3D 연결을 제공하고, EMIB는 이러한 모듈 간에 고대역폭 수평 연결을 제공하여, 본질적으로 더 작은 시스템 인 패키지(SiP)로 거대한 시스템 인 패키지를 구축한다. 인텔은 개별 SiP가 성능을 확장하기 위해 동일할 수도 있고, 서로 다른 기능을 가능하게 하기 위해 고유할 수도 있다고 말한다.
EMIB와 포베로스의 조합은 특히 유용한데, 이는 인텔이 전체 시스템을 하나의 거대한 실리콘 인터포저 위에 올리지 않고도 수평 및 수직으로 확장할 수 있게 해주기 때문이다. 인텔은 EMIB 3.5D가 기존 실리콘 인터포저 기반 기술이 수용할 수 있는 것보다 훨씬 큰 총 실리콘 표면적을 달성할 수 있다고 말한다. 인텔은 EMIB 3.5D를 처음 사용하여 5개 공정 노드에서 제조된 47개의 활성 타일을 통합하고 1,000억 개 이상의 트랜지스터를 포함하는 Ponte Vecchio 컴퓨트 GPU를 구축했다. 인텔의 데이터 센터 GPU Max는 말 그대로 큰 성공이라고 부르기 어렵지만, 인텔이 고급 패키징 기술로 무엇을 할 수 있는지 분명히 보여주었다.
앞으로 EMIB 3.5D 아키텍처는 포베로스 다이렉트 3D와 결합할 때 훨씬 더 유망해진다. 둘 다 사용하면 인텔은 초고밀도 수직 구리-구리 연결을 사용하여 밀접하게 결합된 컴퓨트 모듈을 구축한 다음, EMIB를 사용하여 여러 모듈을 측방향으로 연결할 수 있어, 본질적으로 복잡한 프로세서를 수직 및 수평으로 확장할 수 있다. 그러나 놀랍게도 인텔은 차세대 제온 ‘다이아몬드 래피즈’ 프로세서에 EMIB 3.5D를 사용하지 않기로 결정했다. 해당 CPU는 수직 통합을 위해 포베로스 다이렉트 3D를 사용하지만, 측방향 인터커넥트에는 UCIe-S 연결이 사용된다.
다시 한번 다이 마인드
인텔의 EMIB와 포베로스 기술은 서로 다른 종류의 확장을 위해 등장했지만, 회사는 이제 복잡한 프로세서를 수평 및 수직으로 확장할 수 있는 상호 보완적인 플랫폼으로 진화시키고 있다.
EMIB는 더 미세한 인터커넥션 피치, 수직 전력 공급, 글래스 기판, 24개 이상의 HBM 스택을 갖춘 12개 리틀클 이상을 초과하는 패키지로 발전하고 있으며, 확장되는 포베로스 가문은 2.5D 통합부터 초고밀도 포베로스 다이렉트 3D 하이브리드 본딩까지 다양하다. 실제로 포베로스 다이렉트 3D는 이미 10µm 미만의 구리-구리 연결을 가능하게 하며, 더 미세한 피치를 향해 나아가고 있다.
한편 EMIB 3.5D는 수직으로 적층된 모듈과 측방향 EMIB 링크를 결합하여 거대한 실리콘 인터포저를 사용하지 않고도 최종 AI 및 HPC 애플리케이션을 위한 대규모 이종 시스템 인 패키지를 생성한다.
아마도 주목할 만한 점은, 현재 인텔이 Cerebras의 WSE나 테슬라의 Dojo와 같은 웨이퍼 스케일 프로세서를 가능하게 하는 웨이퍼 온 시스템(SoW) 플랫폼을 보유하고 있지 않다는 것이다. 다만 이는 오늘날 이러한 기술에 대한 수요가 너무 제한적이어서 내일 크게 증가할 가능성도 낮기 때문에 충분히 설명 가능한 상황이다.
안톤 실로프는 Tom’s Hardware의 기고 작가이다. 지난 수십 년간 그는 CPU와 GPU부터 슈퍼컴퓨터에 이르기까지, 그리고 최신 공정 기술과 파운드리 장비, 하이테크 산업 동향에 이르기까지 다양한 주제를 다뤄왔다.
📄 원문 (English)
Analyzing Intel's EMIB and Foveros advanced packaging roadmaps — how Intel plans to scale chips in every direction
No country for old monolithic dies.
Advanced packaging technologies have become integral parts of advanced CPU and GPU designs, and virtually all of Intel's high-end client and data center CPUs rely on its Embedded Multi-die Interconnect Bridge (EMIB) and Foveros technologies. But what's next for these two advanced packaging methods? Before we try to see where both technologies are going, let's first take stock of where we are today.
Although Intel's advanced packaging saga began in 2017 with the Kaby Lake-G CPUs and Stratix 10 FPGAs, packaging technologies weren't quite the hot topic they are today. However, both Intel and its industry peers were working relentlessly to advance these technologies, so Intel was among the first companies to outline a detailed roadmap for multi-chiplet processors featuring its 2.5D and 3D integration technologies — EMIB and Foveros — back in 2020. Following the fiasco with its initial 10nm process technology, the company made it clear that its multi-chiplet strategy is a sustainable way to deliver performance and feature enhancements cost-efficiently and at a predictable cadence. While we certainly cannot say that all of Intel's multi-chiplet projects were a success, it is safe to say that the majority of Intel's client and data center CPU products launched in recent years use multiple chiplets and rely on EMIB and Foveros advanced packaging technology.
In fact, as Intel's advanced packaging roadmap evolves, EMIB and Foveros not only become more sophisticated to address the demands, but they also become simpler to cover cost-sensitive products. Another peculiarity about Intel's packaging duo is that they no longer seem to be two mostly separate technologies. In many cases, they complement each other and Intel's upcoming process technologies, thereby becoming key building blocks of the company's future products. The ultimate goal is to build system-in-packages (SiPs) the size of 12 reticles using both EMIB and Foveros Direct 3D, but Intel is not quite there yet, so let's take a look at where we are today and what's on the horizon.
EMIB: Fantastic bridges and where to find them
Intel's EMIB has evolved dramatically since entering high-volume manufacturing in 2017. What started as a relatively straightforward way to connect adjacent chiplets without using an expensive silicon interposer has become a sophisticated packaging technology used for data center processors and is set to enable massive AI accelerators 12 times the size of a reticle with dozens of silicon bridges, more than 24 HBM stacks, and advanced power delivery.
The basic idea behind EMIB remains unchanged almost a decade after its first introduction. Instead of placing compute and memory dies on a large silicon interposer, Intel embeds tiny silicon bridges into an organic package substrate only where high-density die-to-die connectivity is required (try to find those bridges!). This reduces silicon usage and allows the rest of the package to use conventional substrate wiring and relaxed bump pitches. Early EMIB implementations used a 55-µm first-layer-interconnect (FLI) bump pitch, which Intel subsequently reduced to 45 µm. Intel's recent roadmaps indicate further reductions to around 36 µm and ultimately 25 µm, which dramatically increases the number of connections that can fit along a chiplet's edge (shoreline density).
In addition to shrinking FLI bump pitches and increasing connection density, Intel is also adding functionality to the bridges themselves. EMIB-M incorporates metal-insulator-metal (MIM) capacitors into the bridge to improve power delivery and suppress voltage fluctuations close to compute dies. The newer EMIB-T takes this concept considerably further by adding through-silicon vias (TSVs), which enable power to travel vertically through the bridge instead of taking longer paths around it. This becomes increasingly important for multi-kilowatt system-in-packages (SiPs) and HBM4-class memory subsystems, where both current density and power integrity are major packaging constraints.
Such SiPs are not only complex, but they are physically large, so Intel's EMIB has evolved to support larger designs. Firstly, a finer FLI pitch increases the interconnect density required to build bigger SiPs. Secondly, EMIB-M addresses the power-integrity problem created by big processors, such as Intel's Xeon 6 'Granite Rapids.' Thirdly, EMIB-T simplifies power routing, lowers impedance, and reduces noise, which will get more important when faster versions of UCIe (32 GT/s and higher) become commonplace. Intel's consistent EMIB technology development has enabled the company to move from an SiP of 4X reticle size on an 80×80 mm package earlier this decade, to something closer to 8X reticles on a 120×120 mm package today, and even larger 12X SiPs on a 120×180 mm package in the future.
Eventually, Intel plans to combine finer-pitch EMIB technology with glass-core substrates. Glass offers better stability and reduced warpage compared with organic materials, which becomes increasingly important as packages grow to enormous sizes. Glass will likely be one of EMIB's biggest advancements, as it will enable improvements in multiple directions, including performance and dimensions.
Intel says EMIB-T is on track for mass production in 2027 and its yields and reliability are meeting its targets. If those ramps proceed as planned, EMIB will have evolved from an alternative to a silicon interposer into one of Intel Foundry's key technologies for building massive AI systems.
"Customer interest in EMIB-T continues to be very high – the technology is compelling, providing capabilities for advanced AI silicon solutions which are not possible with today's mainstream offerings," said Lip Bu Tan, chief executive of Intel, in an August 2026 earnings call. "We continue to have a growing EMIB-T backlog, yield and reliability are hitting targets, and we are focused on ramping the technology into high volume and high quality to support customer ramps in 2027."
Intel is scaling EMIB along several directions simultaneously: finer interconnect pitch, more bridges, larger substrates, denser power delivery, faster memory interfaces, and dramatically larger SiPs. Intel formally positions EMIB as a cost-effective advanced packaging technology that uses local silicon bridges for logic-to-logic and logic-to-HBM connections in an organic substrate instead of large silicon interposers used by solutions like TSMC's CoWoS-S. Meanwhile, there are applications that can benefit from large, rigid interposers or flexible organic redistribution layer interposers. To address these applications, Intel's Foveros portfolio includes Foveros-S, Foveros-R, and Foveros-B, which more directly mirror TSMC's CoWoS-S, CoWoS-R, and CoWoS-L packaging technologies, respectively.
Foveros 2.5D: A fistful of packages
Intel's Foveros packaging technology is evolving from its original chip-on-wafer implementation that emerged in 2019 with the Lakefield processor into a broad family of 2.5D and 3D integration technologies designed to address everything from cost-sensitive client processors to large HPC and AI systems.
The original Foveros technology used an active 22FFL-based silicon base die, or interposer, with through-silicon vias (TSVs) and active dies attached using face-to-face bonding. Intel's Lakefield and Ponte Vecchio used active base dies and 36 µm microbump pitches, whereas Meteor Lake, Arrow Lake, and Panther Lake implementations use a passive base with a 36 µm microbump pitch. Since the introduction of Foveros with active and passive base dies in 2019 – 2023, Intel has also diversified Foveros to address different cost and integration requirements. The latest Foveros 2.5D roadmap — which mentions -S, -R, and -B variants with similar characteristics — presented in mid-2025, takes Foveros considerably further from its original capabilities: it targets pitches below 25 µm, bump density increase from 772 to 1,600 connections per mm², and chip-to-chip interconnect power of 0.15 pJ/bit.
For now, the most advanced and yet production-proven Foveros 2.5D technology is Foveros-S. This packaging technology places multiple chiplets on a silicon interposer and currently supports packages up to four reticles in size, which is below what TSMC offers with CoWoS-S (up to 5.5X reticles). Since Foveros-S is essentially an evolution of the original Foveros from 2019, Intel legitimately says that it has been in volume production since 2019. Yet, going forward, Foveros-S will be evolving in multiple directions, which includes larger package sizes, interconnect density, and interconnect power efficiency.
Foveros-R removes the silicon interposer altogether and uses fan-out RDL technology to optimize cost and interconnect density. Intel says the implementation can use up to three redistribution layers. The method is designed to offer a balance between cost and interconnect density and enable heterogeneous integration of chiplets from different sources through UCIe. Like the other members of Intel's current Foveros 2.5D family, the technology uses 36 µm microbump pitches, but is designed to support pitches below 25 µm as well as bump density scaling from 772 to 1,600/mm² and chip-to-chip interconnect power of 0.15 pJ/bit. Intel says Foveros-R will be production-ready in 2027.
Foveros-B extends the concept toward larger and more complex AI/HPC designs. Instead of relying on a full silicon interposer, the technology combines RDLs with local active or passive silicon bridges that provide high-density connections only where they are needed. This potentially gives Intel an intermediate option between an RDL-only implementation and a large silicon interposer, as well as a direct competitor for TSMC's CoWoS-R.
Note that Intel does not explicitly say that Foveros-B uses EMIB bridges, though given similar microbump pitch sizes and the plan to use active local bridges in the future, Foveros-B's bridges are likely to closely resemble EMIB-M and EMIB-T bridges. If Foveros-B can indeed use EMIB bridges, future Foveros-B designs could also incorporate cache disaggregation, integrated voltage regulators (IVRs), or MIM capacitors.
As for interconnection densities and power, Foveros-B is listed as designed to support pitches below 25 µm, bump density scaling up to 1,600/mm², and chip-to-chip interconnect power of 0.15 pJ/bit. Meanwhile, Intel has not disclosed when Foveros-B will be ready for commercial production, so its actual specifications remain to be seen.
With EMIB and the Foveros 2.5D portfolio, Intel can address a broad range of applications, but Intel's scaling is not stopping. In addition to 2.5D lateral scaling enabled by EMIB or Foveros 2.5D, it can stack chiplets on top of each other using its Foveros 3D and EMIB 3.5D packaging technologies.
Foveros Direct 3D: There will be copper (and no bumps)
Unlike simple package-on-package stacking, which has existed for decades, densely interconnected 3D stacking essentially turns separate dies into parts of the same tightly coupled chip, increasing bandwidth, reducing latency, cutting interconnect power, and shrinking footprint. The challenge is manufacturing thousands of extremely fine connections between dies while maintaining yield, power delivery, signal integrity, and — perhaps most importantly — removing heat from chips buried inside the stack.
The biggest architectural step in Intel's Foveros roadmap is Foveros Direct 3D, which moves from microbump-based connections toward direct copper-to-copper hybrid bonding. Conventional microbumps cannot shrink forever, as solder bumps need sufficient dimensions to maintain manufacturing yield and reliability, while the solder itself introduces additional resistance and parasitic effects. Foveros Direct 3D eliminates solder altogether and directly bonds copper pads on one die to those on another, which enables an interconnect pitch below 10 µm — up to 10 times finer than conventional microbump technology.
Intel claims that Foveros Direct 3D can offer bonding pitch of sub-10 µm, interconnect density of up to 10,000 connections per mm², and chip-to-chip interconnect power below 0.05 pJ/bit. Such dense connectivity shortens signal paths between stacked dies, increases bandwidth, reduces latency, and cuts the energy required to move data. In addition to electrical advantages, direct bonding creates more continuous thermal paths between dies, which Intel says improves heat dissipation compared with conventional packaging, which is crucially important as vertically stacked logic pushes power density dramatically higher.
Intel's Foveros Direct 3D bonding interface supports both face-to-back and face-to-face stacking. In addition, Intel has described chip-to-wafer as well as wafer-to-wafer bonding.
As Intel's schematic drawing of a Foveros Direct 3D-based system-in-package shows (and Intel confirms), the technology is much more flexible than simply placing one logic die on top of another. The method can support different die sizes, multiple stacking levels, and can combine dies manufactured using different process technologies in one SiP.
Intel's Xeon 6+ 'Clearwater Forest' processor is the first product to use Foveros Direct 3D copper bonding in volume to attach Intel 18A compute chiplets to active base dies. The CPU uses the 1st Generation Foveros Direct 3D with 9 µm copper bonding pitch. Meanwhile, Intel plans to shrink bonding pitch to 3 µm with its 2nd Gen Foveros Direct 3D. To put these numbers into perspective, TSMC's 1st Gen SoIC from 2023 supports pitches of 9 µm (AMD's 2nd Gen 3D V-Cache uses this version), whereas the latest generation that entered volume production in 2025 features bonding pitches of 6 µm. TSMC expects to shrink SoIC's interconnection pitch to 4.5 µm by 2029.
EMIB 3.5D: Everything everywhere all at once
Finally, Foveros and EMIB do not have to operate independently. Intel can combine Foveros 2.5D or Foveros Direct 3D with substrate-embedded EMIB bridges to create what it calls EMIB 3.5D in a bid to build its ultimate products. In this architecture, Foveros provides dense local 2.5D or 3D connectivity within individual chiplet assemblies, while EMIB provides high-bandwidth horizontal connections between these modules, essentially building a massive system-in-package out of smaller SiPs. Intel says the individual SiPs can be identical to scale performance, or distinctive, to enable different functionality.
The combination of EMIB and Foveros is particularly useful because it enables Intel to scale both horizontally and vertically without placing the entire system on one massive silicon interposer. Intel says EMIB 3.5D can achieve a total silicon surface area considerably larger than what its existing silicon-interposer-based technologies can accommodate. Intel first used EMIB 3.5D to build its Ponte Vecchio compute GPU that integrated 47 active tiles manufactured on five process nodes and contained more than 100 billion transistors. Although Intel's Data Center GPU Max can hardly be called a smashing success, it certainly demonstrated what Intel can do with its advanced packaging technologies.
Going forward, the EMIB 3.5D architecture becomes considerably more promising when combined with Foveros Direct 3D. Using both will enable Intel to build tightly coupled compute modules using ultra-dense vertical copper-to-copper connections, and then link multiple modules laterally using EMIB, essentially scaling complex processors both vertically and horizontally. However, surprisingly, Intel decided not to use EMIB 3.5D for its next-generation Xeon 'Diamond Rapids' processor: while the CPU uses Foveros Direct 3D for vertical integration, UCIe-S connections are used for lateral interconnects.
Multi-die another day
While Intel's EMIB and Foveros technologies emerged to serve different kinds of scaling, the company is evolving them into a complementary platform that can scale complex processors both horizontally and vertically.
EMIB is progressing toward finer interconnect pitches, vertical power delivery, glass substrates, and packages exceeding 12 reticles with more than 24 HBM stacks, while the expanding Foveros family spans from 2.5D integration all the way to ultra-dense Foveros Direct 3D hybrid bonding. In fact, Foveros Direct 3D already enables sub-10-µm copper-to-copper connections and is headed toward even finer pitches.
Meanwhile, EMIB 3.5D combines vertically stacked modules with lateral EMIB links to create large heterogeneous system-in-packages for ultimate AI and HPC applications without using enormous silicon interposers.
What is perhaps interesting to note is that, for now, Intel lacks a system-on-wafer platform to enable Cerebras WSE and Tesla Dojo-like wafer-scale processors, though this is explainable, as demand for such technologies is too limited today and may not pick up significantly tomorrow.
Anton Shilov is a contributing writer at Tom’s Hardware. Over the past couple of decades, he has covered everything from CPUs and GPUs to supercomputers and from modern process technologies and latest fab tools to high-tech industry trends.
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