UCSC, 백사이드 클록 메시로 2nm 나노시트에서 스큐와 전력 절감
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기술 논문
2026년 10월 5일 -
작성자: 기술 논문 링크
캘리포니아 대학교 산타크루즈 연구진은 “2nm GAAFET BSPDN 기술을 위한 백사이드 클럭 메시의 설계 공간 탐색”이라는 제목의 기술 논문을 발표했습니다.
초록 발췌: “클럭 메시는 높은 성능의 VLSI 설계에서 스큐(skew)를 최소화하고 칩 내 변동을 견디기 위해 사용되지만, 프리미엄 금속 레이어에서 희소한 라우팅 자원을 소모합니다. 백사이드 전력 공급은 새로운 옵션을 제공합니다. 웨이퍼 뒷면에 두껍고 저항이 낮은 금속 레이어를 추가하며, 전력 그리드가 그 모든 레이어를 차지하지는 않습니다. 플립플롭은 전면(frontside)에 남아 있으므로, 백사이드 메시는 이를 직접 구동할 수 없으며 모든 연결은 실리콘 관통 비아(TSV)를 통해 이루어집니다. 우리는 GT2N이라는 2nm 나노시트 기술에서 OpenROAD를 구현하여 백사이드 클럭 메시의 설계 공간 탐색을 최초로 제시합니다.”
기술 논문을 여기서 확인하십시오. 2026년 10월.
Ali, Wajid, Muhammad Hadir Khan, Dalton Gaddy, 그리고 Matthew Guthaus. “2nm GAAFET BSPDN 기술을 위한 백사이드 클럭 메시의 설계 공간 탐색.” arXiv 사전 인쇄 arXiv:2610.02401 (2026년 10월). https://doi.org/10.48550/arXiv.2610.02401
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AI 워크로드는 자동차 센서를 더 강하게 밀어붙이며, 엔지니어들이 안전 중요 시스템이 신뢰될 수 있는 기간을 어떻게 재고해야 하는지 강요하고 있습니다.
AI 에이전트를 사용하여 생산성을 10배 향상시키는 방법.
에드 스펠링 작성
AI 및 그 촉진제들을 위한 충분한 자금; 80개 스타트업이 60억 달러 이상을 조달.
제시 앨런 작성
DAC의 주요 관심사; CHIPS 법안 자금; 중국의 임머전 DUV; UMC 확장; SIA의 산업 현황; DRAM 부족; 실적; PCB 설계 자격증 프로그램; IBM의 양자 우위; AI 보안 동맹; 외국 로봇 금지.
SE 스태프 작성
한국, AI에 올인; 새로운 드레스덴 전력 파브; 인텔 확장; GM, 메모리 공급 확보; AI 전력 관리 자금 지원; 성숙 노드 파운드리 용량; 300mm 파브 장비; McKinsey의 전략적 IC 공급망 지도; 보안 위협; AI 번아웃.
온세미콘, 시냅틱스 인수; IBM의 7Å 칩, SRAM 면적 40% 증가; 1nm MoS2 나노튜브; AI 압력 지점; 메모리 업데이트; 2.5억 달러 CHIPS 법안 보조금; 영업비밀 도난; 새로운 고급 패키징 사이트; MEMS 용량; 휴머노이드; 실적.
AI 클러스터가 랙 규모 한계를 넘어섬에 따라, 광 인터커넥트와 회로 스위칭은 데이터 센터가 확장되는 방식을 재편하고 있습니다.
브라이언 모이어 작성
램 리서치와 ASE 확장; 데이터 센터 변화; CPO 시스템 아키텍처 이니셔티브; 2D 트랜지스터 인터페이스 솔루션; USENIX 하드웨어 보안; 특허 소송; 이미지 센서; 프로그래머블 AI 멤리스터; 엔비디아의 새로운 계획; 실적; Tier IV의 L4 자동화 칩.
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행 병렬 DRAM 컴퓨팅 절감... 기술 논문 링크
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TECHNICAL PAPERS
October 5th, 2026 -
By: Technical Paper Link
Researchers at the University of California, Santa Cruz published a technical paper titled “Design Space Exploration of Backside Clock Meshes for 2 nm GAAFET BSPDN Technology.”
Abstract Excerpt: “Clock meshes are used in high-performance VLSI designs to minimize skew and tolerate on-chip variation, but they spend scarce routing resources on premium metal layers. Backside power delivery creates a new option: it adds thick, low-resistance metal layers on the back of the wafer, and the power grid does not consume all of them. Flip-flops remain on the frontside; a backside mesh therefore cannot drive them directly, and every connection passes through a through-silicon via. We present the first design-space exploration of backside clock meshes, implemented in OpenROAD on GT2N, a 2 nm nanosheet technology.”
Find the technical paper here. October 2026.
Ali, Wajid, Muhammad Hadir Khan, Dalton Gaddy, and Matthew Guthaus. “Design Space Exploration of Backside Clock Meshes for 2 nm GAAFET BSPDN Technology.” arXiv preprint arXiv:2610.02401 (October 2026). https://doi.org/10.48550/arXiv.2610.02401
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- Backside Clock Meshes Cut Skew and Power in 2nm Nanosheets (UCSC) October 5, 2026 by Technical Paper Link
- Tracing Hardware Design From Physical Devices to RTL (Infineon, TU Munich) October 2, 2026 by Technical Paper Link
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How to achieve a 10X productivity improvement using AI agents.
by Ed Sperling
Plenty of cash for AI and its enablers; 80 startups raise over $6B.
by Jesse Allen
DAC's big buzz; CHIPS Act $; China's immersion DUV; UMC expands; SIA's state of the industry; DRAM shortages; earnings; PCB design credential program; IBM's quantum advantage; AI security alliance; foreign robotics ban.
by The SE Staff
S. Korea goes All In on AI; new Dresden power fab; Intel expansion; GM secures memory supply; AI power management funding; mature-node foundry capacity; 300mm fab equipment; McKinsey's map of strategic IC supply; security threats; AI burnout.
Onsemi to buy Synaptics; IBM's 7Å chip w/40% more SRAM area; 1nm MoS2 nanotubes; AI pressure points; memory updates; $250M CHIPS Act award; trade secret theft; new advanced packaging site; MEMS capacity; humanoids; earnings.
As AI clusters push beyond rack-scale limits, optical interconnects and circuit switching are reshaping how data centers scale.
by Bryon Moyer
Lam Research and ASE expansions; data center shifts; CPO system architecture initiative; 2D-transistor interface solution; USENIX HW security; patent suits; image sensors; programmable AI memtransistor; Nvidia's new plan; earnings; Tier IV's L4 auto chip.
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