마이크론 DDR6, DDR5 대역폭 2배 확대 및 LPDDR6 전력 효율 35% 개선; 차세대 1δ DRAM 공정 기반, 수직형 vHBM 및 400층 이상 G11 NAND
🇰🇷 한글 번역
마이크론은 차세대 DRAM 및 NAND 제품을 선보였으며, 이는 향후 클라이언트 및 엔터프라이즈 솔루션을 powering하고 AI를 한층 강화할 것이다.
마이크론은 다가오는 DDR6 및 LPDDR6 메모리를 통해 35% 이상의 효율성 향상과 2배의 대역폭 증가를 제공하면서 1TB RDIMM 메모리 모듈도 제공한다.
오늘날 마이크론 테크놀로지는 다세대 로드맵, 고객과의 밀접한 공동 설계, 장기적인 연구가 DRAM, HBM, NAND 전반에 걸쳐 리더십을 확장할 수 있는 기반을 마련한다고 설명하는 발표를 진행했다.
마이크론은 최대 규모의 DRAM 및 NAND 제조사 중 하나로, 메모리 수요가 증가하고 있으며 각 세대의 AI 도입마다 수요가 급증했다고 인정했다. 에이전트 AI(Agentic AI)의 경우 AI 추론(Inference) 대비 메모리 수요가 30배 급증했으며, 이제 물리적 AI(Physical AI)가 다음 수요 주도 세그먼트로 부상하고 있으며 10배 이상의 성장이 예상된다.
동시에 DRAM 및 NAND 아키텍처는 지속적으로 확장되어 왔다. 1995년 이후 DRAM 웨이퍼당 비트 수는 400배 증가했으며, 마이크론은 1995년부터 2026년까지 22개의 DRAM 노드를 제공해 왔다.
앞으로 마이크론은 기존 평면(Planar) 설계를 넘어 3D 솔루션으로 DRAM 및 NAND를 확장하기 위해 연구 개발에 투자하고 있으며, 이는 수평적 확장 대신 수직적 확장을 의미한다.
마이크론 DRAM 로드맵
DRAM 로드맵을 살펴보면, 마이크론은 1δ(1-Delta)를 차세대 기술로 1y 기술에 이어 배치했다. 1-Delta NAND는 미국에서 제조되며 현재 수율 증대(yield ramp) 단계를 거치고 있다. 향후 마이크론은 더 이상 확장 가능성이 없는 4F2 대신 6F2 DRAM에 DRAM 기술의 핵심을 집중할 것이라고 밝혔다.
1-Delta와 해당 제품에 대해 더 자세히 논의하기 전에, 마이크론은 웨이퍼 본딩(Wafer Bonding), 고NA EUV(High-NA EUV)를 활용하고 향후 유리 기판과 같은 신소재로 나아가는 미래 DRAM 기술도 강조한다. 또한 마이크론은 첫 고NA EUV 제품 출시 직후 계획된 첫 번째 출시를 위해 3D DRAM 개발 작업도 시작할 예정이다.
궁극적으로 하이브리드 본딩 기술은 마이크론의 주요 초점이다. 우리의 역량은 강력하다. 이는 아직 시간이 지나야 대량 생산 방식으로 구현할 준비를 갖출 수 있다.
하지만 궁극적으로 하이브리드 본딩의 동력은 인터커넥트 밀도다. 대역폭을 확보하기 위한 패드 피치는 점점 더 가까운 연결과 연결 사이의 간격을 필요로 한다. 하이브리드 본딩은 이러한 기술적 문제의 해결책이다.
DRAM / HBM 제품 및 아키텍처 로드맵
다시 1δ로 돌아오면, 이 기술은 1y 대비 비트 밀도에서 중기적으로 몇 퍼센트의 개선을 제공하며, 비용을 최적화하고 앵스트롬 수준의 공정 제어를 달성할 것이다. 이 DRAM은 고급 HKMG CMOS를 특징으로 하며 HBM5, vHBM, vEIM, DDR6, LPDDR6와 같은 고성능 제품을 위해 설계될 것이다.
이 기술(CMOS) 기반 DRAM과 우리가 차세대 제품으로 제공하는 제품에 대해 살펴볼 때, 오늘 강조하고 싶은 것은 데이터센터 및 모바일용 LP6다. 이는 설계 팀이 전력 측면에서 업계 선도적인 제품을 훌륭하게 만들어냈으며, LP5 대비 35% 개선된 전력 효율과 일부 밀도에서는 35% 이상의 개선을 이루었다.
LPDDR6에 대한 강력한 추진이 이루어지고 있습니다. 이는 모바일 분야에서 물론, 데이터센터에서도 점점 더 중요해지고 있는 핵심 메모리 유형이 될 것입니다. DDR6 측면에서 마이크론은 DDR5 대비 대역폭이 2배 높은 이 기술을 데이터센터의 서버 애플리케이션 전반에 활용할 수 있도록 주요 고객사와의 선도적 파트너십을 통해 DDR6 구현 분야에서 리더십을 확보할 준비를 하고 있습니다.
그리고 이 과정에서 방금 언급했던 512테라바이트 RDAM을 최근 발표했습니다. 차세대 제품은 업계에서 가장 높은 용량을 자랑하는 1테라바이트 RDAM 제품을 제공할 예정입니다.
HBM 분야에서는 마이크론이 표준, 맞춤형, 수직 설계 전반에 걸쳐 HBM 제품을 확대할 계획입니다. 맞춤형 설계에는 컴퓨팅 로직, 코어 메모리 로직 등 차별화된 기능을 추가하기 위해 사용될 베이스 다이 로직이 포함됩니다. 다른 제조사들도 자체적인 베이스 다이 HBM 솔루션을 개발 중입니다.
마이크론은 또한 vHBM을 통해 수직화 전략을 추진할 예정이며, 이는 메모리를 컴퓨팅 다이 자체에 적층하는 방식입니다. 이는 메모리와 컴퓨팅 간 경로를 최소화하여 AI 애플리케이션에서 와트당 대역폭과 와트당 토큰 수를 높일 수 있게 해줍니다.
HBM 개발은 여기서 멈추지 않습니다. 새로운 적층 기술(16H ubump 및 하이브리드 스택), 열 혁신(PHY 상부 히트 스프레더), 그리고 증가된 인터커넥트(TSV 및 ubump 스케일링)와 같은 고급 패키징 솔루션도 필요합니다.
이 세 가지 유형의 HBM은 서로 공존할 것입니다. 마이크론은 이미 HBM5, HBM5E, HBM6 기술을 계획하고 있지만, 병행하여 vHBM과 vEIM도 개발될 예정입니다. vHBM은 대역폭, 에너지 효율성 및 용량 증가를 통해 토큰 효율성을 높이는 데 주력할 것이며, vEIM은 효율성 증가에 초점을 맞추어 첫 번째 세대는 모듈당 2TB/s 대역폭을 목표로 할 것입니다.
마이크론 NAND 로드맵
NAND로 넘어가면, 마이크론의 G9 NAND는 현재 스케일링 중이며, 회사는 차세대인 G11 개발에 착수하고 있습니다. G11은 400층 이상의 웨이퍼 온 웨이퍼 본딩과 업계 최고 수준의 셀 피치를 제공할 예정입니다. G11 NAND는 2027년 하반기에 양산 라인이 시작될 것으로 예상됩니다.
문서상으로는 G11 NAND가 G9 NAND 대비 약 2배의 비트 밀도와 1.5배의 IO 속도 향상, 그리고 데이터 전송당 25% 이상의 효율성을 제공할 것입니다.
G11 이후 마이크론은 차세대 에너지 효율형 장치와 데이터 경로를 주도할 초고밀도 셀 아키텍처와 고이동도 재료를 검토할 예정입니다.
마이크론은 이미 메타와 협력하여 차세대 LPDDR6 솔루션을 향후 데이터센터에 통합하는 작업을 진행하고 있습니다. 이 메모리 아키텍처는 고급 컴퓨팅과 AI의 주요 요구사항인 메모리 대역폭의 전력 효율적 스케일링을 가능하게 합니다.
차세대 로드맵을 공개함으로써 마이크론은 DRAM, HBM, NAND 전반에 걸쳐 AI 시대에 맞춰 명확한 기술 및 제품 리더십을 갖춘 역대 가장 강력한 위치에 있음을 보여주고 있습니다. 고급 노드, 하이브리드 본딩, 수직 HBM, 제11세대 NAND, 그리고 심층적인 고객 공동 설계를 통해 회사는 대역폭, 전력 효율성 및 용량에서 주요한 개선을 이루며 AI를 통해 자체 혁신을 가속화하고 있습니다.
- DRAM은 6F² 스케일링을 계속하며 앵스트로급 제어를 통해 3D DRAM으로 전환하고 있고, HBM은 표준 → 맞춤형 → 수직(vHBM/vEIM) 아키텍처로 발전하며 더 높은 대역폭, 용량 및 에너지 효율성을 추구하고 있습니다.
- NAND는 G11(400층 이상, 웨이퍼 온 웨이퍼 본딩, 약 2배 밀도)과 AI 클래스 설계(고-IOPS SLC 및 TSV 적층 고대역폭 변형)를 통해 컴퓨팅 근처에 더 많은 데이터를 배치하는 방향으로 진전하고 있습니다.
확장된 연구개발(R&D), 생태계 파트너십, 그리고 지속적으로 규모를 확대해 나가는 로드맵을 바탕으로 마이크론은 데이터 센터부터 엣지 단말에 이르기까지 AI 시스템의 핵심을 이루는 고성능 메모리에 대한 증가하는 수요를 충족할 수 있는 입지를 잘 갖추고 있다.
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📄 원문 (English)
Micron has showcased its next-gen DRAM and NAND products which will power upcoming client and enterprise solutions while uplifting AI.
Micron Pumps Out >35% Efficiency & 2x Bandwidth Bump With Its Upcoming DDR6 & LPDDR6 Memory While Offering 1 TB RDIMM Memory Modules
Today, Micron Technology hosted a presentation on how its multigenerational roadmap, close customer co-design, and long-term research position it to extend its leadership across DRAM, HBM, and NAND.
Micron being one of the biggest DRAM and NAND manufacturers acknowledged that the demand for memory is on the rise, and each wave of AI has seen a drastic increase in demand. Agentic AI saw a 30x surge in memory demand versus AI inferencing, and now, Physical AI is shaping up to be the next segment driving demand with over 10x growth projected.
At the same time, DRAM and NAND architectures have continued to scale. Today, there are 400 times more bits per DRAM wafer since 1995, and Micron has delivered 22 DRAM nodes through 1995-2026.
Moving forward, Micron is investing in R&D that scales DRAM and NAND beyond the conventional Planar design to 3D solutions, moving things vertically rather than horizontally.
Micron DRAM Roadmap
Looking at the DRAM roadmap, Micron has positioned 1δ (1-Delta) as the follow-up to its 1y tech. 1-Delta NAND will be manufactured in the US and is currently going through the "yield ramp" phase. Moving forward, Micron will focus the core of its DRAM technologies on 6F2 DRAM rather than 4F2, which it says has no viable scaling path forward.
Before we talk more about 1-Delta and its respective products, Micron also highlights future DRAM technologies that will utilize Wafer Bonding, High-NA EUV, and then move into newer materials, possibly hinting at glass substrates. Besides these, Micron will also start development work on 3D DRAM, with the first outing planned soon after the roll-out of the first High-NA EUV products.
Ultimately, hybrid bonding technology is a major focus for Micron. Our capability is strong. This still needs to evolve through time to be prepared to implement it in a high-volume manner.
But ultimately, the driver of hybrid bonding winds up being interconnect density. So, the pitch of the pads in order to get bandwidth requires closer and closer connections, closer and closer spacing between connections. Hybrid bonding is the solution to that technical problem.
DRAM / HBM Product & Architecture Roadmap
So, coming back to 1δ, the technology will offer a mid-20s percentage of bit density improvement over 1y, will optimize cost, and achieve an angstrom-level process control. The DRAM will feature an advanced HKMG CMOS and will be designed for high-performance products such as HBM5, vHBM, vEIM, DDR6, and LPDDR6.
When we look at DRAM based on this technology (CMOS) and the products that we are delivering in the next generation, I want to highlight today are our LP6 for data center and mobile, which has been a major focus from our design teams doing a great job of putting together industry-leading products here that will lead the industry in power with 35% improved power versus LP5 and more than 35% on some densities.
So big push on LP6, which is going to be a key memory type both for mobile obviously but increasingly important for data center. On the DDR6 front, Micron is positioned to be a leader in DDR6 implementation, lead partner with key customers to deliver this higher bandwidth 2X versus DDR5 that can be leveraged across data centers for server applications.
And then in the meantime, I had mentioned the 512 terabyte RDAM that we announced recently. The next generation will be delivering a 1 terabyte RDAM for the industry's highest capacity RDAM product.
On the HBM front, Micron will expand its HBM products across standard, custom, and vertical designs. The custom designs will feature a base-die logic which will be used to add differentiated features such as Compute Logic, Core Memory Logic, and more. Other manufacturers are also developing their own base-die HBM solutions.
Micron also plans to go vertical with vHBM, which will stack memory on the compute die itself. This will offer the shortest memory-to-compute path and lead to higher bandwidth per watt & increased tokens per watt in AI applications.
HBM development doesn't end here; it also needs advanced packaging solutions such as new stacking technologies (16H ubump & hybrid stack), thermal innovations (heat spreader over the PHY), and increased interconnects (TSV and ubump scaling).
The three types of HBM will coexist with one another. Micron is already planning HBM5, HBM5E, and HBM6 technologies, but in parallel, vHBM and vEIM will be created. vHBM will drive the token efficiency rate higher through increased bandwidth, energy efficiency, and capacities, while vEIM will focus on increased efficiency, with the first generation aiming for 2 TB/s bandwidth per module.
Micron NAND Roadmap
Moving over to NAND, Micron's G9 NAND is scaling today, and the company is working on G11 as its successor, which will offer wafer-on-wafer bonding with over 400 layers & an industry-leading cell pitch. The G11 NAND is expected to hit volume ramp in 2H 2027.
On paper, the G11 NAND will offer ~2x the bit density of G9 NAND with 1.5x uplift in IO speeds, and more than 25% efficiency per data transfer.
Beyond G11, Micron will be looking at high-mobility materials with an ultra-dense cell architecture that will drive future energy-efficient devices and data paths.
Micron is already working with Meta for the incorporation of its next-generation LPDDR6 solution in future data centers. The memory architecture will enable power-efficient scaling of memory bandwidth that is a primary need for advanced compute and AI.
The showcasing of its next-gen roadmaps shows that Micron is in its strongest position ever, with clear technology and product leadership across DRAM, HBM, and NAND tailored for the AI era. Through advanced nodes, hybrid bonding, vertical HBM, Gen 11 NAND, and deep customer co-design, the company is delivering major gains in bandwidth, power efficiency, and capacity while accelerating its own innovation with AI.
- DRAM continues 6F² scaling with angstrom-level control and transitions toward 3D DRAM while advancing HBM from standard → custom → vertical (vHBM/vEIM) architectures for higher bandwidth, capacity, and energy efficiency.
- NAND advances through G11 (>400 layers, wafer-on-wafer bonding, ~2× density) and AI-class designs (high-IOPS SLC and TSV-stacked high-bandwidth variants) to place more data closer to compute.
Backed by expanded R&D, ecosystem partnerships, and a roadmap that continues to scale, Micron is well positioned to meet the growing demand for high-performance memory that sits at the core of AI systems—from data centers to the edge.
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