IBM, 2027년 1분기 0.7nm 나노스택 공정 공개…AI 칩 소형화 차세대 돌파구 될 기술의 설계 키트 출하
🇰🇷 한글 번역
컴퓨팅 거대 기업인 인터내셔널 비즈니스 머신즈 코퍼레이션(IBM)은 연산 및 메모리 칩에 상당한 개선을 가져오기 위해 차세대 칩 제조 기술을 개발하는 데 핵심적인 진전을 이루었다. 이 회사는 지난 6월 0.7나노미터 '나노스택(Nanostack)' 칩 제조 기술을 출시했으며, 이제 2027년 1분기부터 이 기술에 관심 있는 기업들에게 공정 개발 키트(PDKs) 제공을 시작했다.
IBM, 0.7나노미터 기술 진전으로 칩 제조사들이 광범위한 채택 전에 기술에 익숙해지도록 지원
IBM의 0.7나노미터 기술은 현재 양산 중인 최신 기술인 2나노미터를 포함한 기존 칩 제조 기술의 연장선에 있다. 2나노미터 이후 인텔과 TSMC와 같은 제조사들은 18A, A16, A14를 포함한 공정으로 나아가 계획하고 있다. 이 세 가지 기술은 마케팅 용어에서 나노미터 1개가 옴스트롱 10개에 해당한다는 점을 이용해 옴스트롱을 표기로 의존함으로써 기술을 정의한다.
이와 관련해, 측정 기반 마케팅 명칭상 7옴스트롱에 해당하는 IBM의 0.7나노미터 기술은 SRAM 칩의 트랜지스터 밀도, 성능, 전력 소비 및 스케일링 측면에서 상당한 성능 개선을 제공하고자 한다.
IBM은 공지를 통해 0.7나노미터 기술에 대한 공정 개발 키트(PDKs)를 제공할 계획이라고 밝혔다. 이러한 키트는 엔비디아와 AMD와 같은 칩 제조사들이 제품을 설계할 수 있도록 한다. 여기서는 캐던스(Cadence)와 시놉시스(Synopsys)와 같은 기업들이 제조한 전자 설계 자동화(EDA) 도구를 통해 레이아웃을 생성하기 위한 스크립트, 설계 규칙 체크, 설계 규칙 매뉴얼 등의 항목이 포함된다.
IBM은 PDKs가 2027년 1분기에 제공될 것이라고 명시하며, 이를 통해 칩 디자이너들이 7옴스트롱 칩을 위한 나노스택 기술을 평가할 수 있도록 할 것이라고 밝혔다. 나노스택은 제품 내에서 트랜지스터를 수직으로 적층한 다음 단차지게 배치한다. 나노스택을 통해 IBM은 n형과 p형 트랜지스터를 추가로 최적화하고자 한다.
반도체 제조 공정에서 n형(풀다운 네트워크(NMOS)) 트랜지스터는 전도 가능한 자유 전자 하나를 제공하도록 실리콘에 원소를 도핑하여 제작된다. p형(풀업 네트워크(PMOS)) 트랜지스터는 전자 공백에 의존하며, 이 쌍이 함께 작동하여 유휴 상태의 칩이 정전기적 전하를 띠지 않도록 한다.
나노스택을 통해 IBM은 n형과 p형 트랜지스터를 순차적으로 적층할 수 있다고 주장하며, 이는 공간 절약뿐만 아니라 추가적인 최적화도 가능하게 한다. n형과 p형 트랜지스터를 준비하려면 서로 다른 원소로 실리콘을 도핑해야 하므로, 이들을 분리함으로써 새로운 유형의 소재를 실험할 가능성이 생긴다.
메모리 칩으로 방향을 전환하면, 7옴스트롱 기술은 SRAM 스케일링에서 40%의 개선을 약속한다. 로직 칩의 경우 2나노미터와 같은 기술이 여전히 제조사들이 트랜지스터 크기를 축소하여 전력 및 성능 이점을 제공하도록 하지만, SRAM 칩의 경우 3나노미터보다 작은 게이트 길이는 전류 누설, 전력 손실, 신호 전파 문제 등 다양한 문제를 초래한다.
구체적으로 SRAM 모듈 내의 미세한 회로 크기는 도펀트의 미세한 변이와 라인 거칠기가 성능에 큰 영향을 미친다는 것을 의미한다. 그 결과, GPU를 포함한 로직 칩은 노드 전환과 축소로 혜택을 받은 반면, SRAM 크기는 정지 상태에 머물러 있었다. 현대의 AI 칩은 온다이 캐시를 위해 SRAM을 필요로 하는데, 평면형 SRAM은 종종 전체 다이 면적의 상당 부분을 차지하게 된다.
예를 들어, SRAM은 NVIDIA의 Hopper H100 AI 칩의 다이 면적의 약 10%를 차지하는 것으로 추정되며, 스트리밍 멀티프로세서(SM) 코어에 L1 캐시가 추가되면 이 비율은 12%에서 15% 사이로 증가하여 고대역폭 메모리(HBM)이 차지하는 면적과 맞먹게 된다.
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📄 원문 (English)
Computing giant International Business Machines Corporation (IBM) has made key progress with its next-generation chip manufacturing technology that seeks to bring significant improvements to compute and memory chips. The firm launched its 0.7-nanometer 'Nanostack' chip manufacturing technology in June, and now it has started to provide process development kits (PDKs) for the technology to those interested in the first quarter of 2027.
IBM Progresses With 0.7-Nanometer Technology To Enable Chip Firms To Familiarize Themselves With Tech Before Widespread Adoption
IBM's 0.7-nanometer is an extension of current chip manufacturing technologies, of which the 2-nanometer is currently the latest one in mass production. After 2-nanometer, manufacturers such as Intel and TSMC plan to move forward to processes including 18A, A16 and A14. These three define the technology, in marketing terms, by relying on angstroms as notation with 1 nanometer equaling 10 angstroms.
On this front, IBM's 0.7-nanometer technology, which equals seven angstroms as far as marketing nomenclature relying on measurements is concerned, seeks to deliver significant performance improvements for transistor density, performance, power consumption and scaling for SRAM chips.
In an announcement, IBM shared that it plans to make process development kits (PDKs) available for the 0.7-nanometer technology. These kits enable chip makers, such as NVIDIA and AMD, to design their products. They include items such as design rule manuals, design rule checking and scripts to generate layouts through electronic design automation (EDA) tools manufactured by firms such as Cadence and Synopsys.
IBM outlines that it the PDKs will be available in the first quarter of 2027 to enable chip designers to evaluate its nanostack technology for the 7-angstrom chips. Nanostack vertically stacks and then staggers the transistors in a product. Through nanostacks, the firm aims to further optimize n-type and p-type transistors.
In semiconductor fabrication, n-type (Pull-Down Network (NMOS)) transistors are built through doping silicon with elements that enable one free electron available for conduction. P-type (Pull-Up Network (PMOS)) transistors rely on an electronic vacancy, and together, the pair ensures that an idle chip does not carry a static electrical charge.
< p> Through nanostacking, IBM claims that the n- and p-type transistors can be stacked sequentially I order to not only save space but also allow for further optimization. Since preparing n- and p-type transistors requires doping silicon with different elements, their separation enables the possibility to experiment with new types of materials.
Shifting towards memory chips, the 7-angstrom technology promises 40% in SRAM scaling. While for logic chips, technologies such as 2-nanometer still enable manufacturers to shrink transistor size to deliver power and performance gains, for SRAM chips, gate lengths smaller than 3-nanometer lead to current leakage, power loss, signal propagation problems and other issues.
Specifically, fine circuit sizes within an SRAM module mean that microscopic variants in dopants and line roughness create major impacts in performance. As a result, while logic chips, including GPUs, have benefited from node transitions and shrunk, SRAM sizes have remained static. With modern AI chips requiring SRAM for on-die cache, flat SRAM often ends up taking a large portion of the total die area.
For instance, SRAM is estimated to occupy 10% of the die area for NVIDIA's Hopper H100 AI chips, with the addition of L1 cache in the streaming multiprocessor (SM) cores bumping it up to range between 12% and 15% to rival the area occupied by the high-bandwidth memory (HBM).
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