인텔 기술 최고책임자 "TSMC 대비 성능은 몇 % 차이, 규모 추격은 느릴 것"…고성능 NA EUV 선택 옳다고 주장
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인텔의 제조 개발 및 고객 참여 담당 부사장 겸 일반 관리자(CGM)인 크리스 오스(Chris Auth)는 자신의 회사가 TSMC보다 하이 NA(EUV) 리소그래피 장치를 사용하는 데 더 적합하다고 믿고 있다. 오스는 Dwarkesh 팟캐스트에서 이 같은 발언을 하며, 인텔이 제품에서 백사이드 파워 딜리버리(Backside Power Delivery)를 활용하고 있기 때문에 하이 NA EUV를 사용해 회로를 직접 인쇄할 수 있다고 설명했다.
이 팟캐스트에는 인텔의 최고기술책임자(CTO) 푸슈카르 라나데(Pushkar Ranade)도 출연해, TSMC를 따라잡는 것은 기술이 아닌 규모(scale)의 문제라고 설명했다.
인텔 부사장, 백사이드 파워 딜리버리가 하이 NA EUV 장비 사용 가능하게 한다고 주장
하이 NA EUV 리소그래피 장치는 웨이퍼 위의 빛 해상도를 높여 16나노미터에서 8나노미터 사이의 피치(pitch)를 가능하게 하므로, 칩 제조업체들이 단일 패스(single pass)만으로 비용을 절감할 수 있게 해준다. 리소그래피에서 피치는 두 특징(feature) 사이의 간격을 의미하며, TSMC와 같은 제조업체들은 종종 단계를 거쳐 회로를 인쇄한다. 이는 단일 단계가 단일 단계로 디자인을 인쇄하는 경우보다 더 좁은 피치를 준수할 필요가 없기 때문이다.
Dwarkesh 팟캐스트에서 인텔의 크리스 오스는 자신의 회사가 TSMC보다 피치 요구사항이 느슨하기 때문에 하이 NA에 의존할 수 있다고 언급했다. 이는 더 느슨한 피치가 회로를 인쇄할 때 정밀도에 대한 필요성을 낮추기 때문에 허용 오차가 완화됨을 의미한다.
그는 다음과 같이 말했다.
"저희는 백사이드 파워를 사용하므로, 이는 실제로 프론트사이드(front side)의 일부 피치 요구사항을 완화해 줍니다. 그리고 그것이 하이 NA로 직접 인쇄할 수 있게 해줍니다. TSMC는 백사이드 파워가 없고 하이 NA로 그렇게 할 수 없기 때문에 매우 좁은 피치를 사용해야 하며, 따라서 그들은 더블 패터닝 EUV를 사용해야 합니다."
오스는 14A가 "오늘날 PDK(프로세스 디자인 키트)에서 옵션으로 제공되며, 우리는 이를 고객별 논의 형태로 처리하고 있다"고 덧붙였다.
백사이드 파워 딜리버리를 통해 인텔은 칩의 전력 공급 회로를 실리콘 웨이퍼의 뒷면으로 옮긴다. 이는 컴퓨팅 트랜지스터와 그들 사이에서 데이터를 전송하는 회로가 위치한 웨이퍼의 '프론트' 측면에서 회로를 위한 공간을 확보해 준다. 오스의 발언은 인텔이 이제 이 기술을 14A 공정에 집중하고 있음을 확인시켜 주며, 일부 이전 보고서에서는 18A 노드에서의 사용에 대해 논의한 바 있다.
TSMC와 관련하여 인텔의 CTO인 푸슈카르 라나데도 글로벌 계약 칩 제조 산업에서 대만 기업과 경쟁하기 위한 자사의 노력에 대해 논의했다. 라나데는 TSMC가 "오늘날 저희보다 훨씬 더 큰 웨이퍼 제조사"라고 인정하며, "규모에서 따라잡는 것은 느리고 점진적인 과정이 될 것"이라고 덧붙였다.
그러나 그는 기술에서 따라잡는 것과 관련하여 인텔은 "이미 거기에 도달했다"고 강조했다. 인텔은 "성능, 전력, 또는 면적 밀도에서 몇 퍼센트 정도 차이가 있을 수 있지만, 한 파운드리가 다른 파운드리보다 앞서 있거나 뒤처져 있다는 식의 이러한 벤치마킹은 한 회사가 '전체 세대'나 뒤처져 있을 때만 의미가 있다"고 말했다.
실행(execution)이 인텔과 TSMC 사이의 주요 차이점이라고 강조한 라나데는 다음과 같이 말했다.
"알다시피 몇 퍼센트 정도 차이가 날 수는 있지만, 제때 출시되어야 합니다. 귀하의 실행력은 매우 높은 수율을 보장하여 매우 대규모이고 매우 빠른 양산 라인을 지원할 수 있어야 합니다. 따라서 실제로는 성능이나 면적에서 몇 퍼센트를 따라잡는 것보다 더 중요합니다."
인텔은 14A 제조 공정 기술에 대해 반복적으로 낙관적인 입장을 밝혀왔으나, 공급망 보고서들은 또한 TSMC가 라나데의 주장을 뒷받침하기 위해 생산 일정을 가속화하고 있음을 시사했다.
반도체 산업에서 최근 주요 developments 중 하나는 N형과 P형 트랜지스터를 적층하는 것이다. 이 두 트랜지스터는 현대 제조의 핵심이며, IBM은 최근 0.7나노미터 공정 노드를 위한 계획의 일환으로 이 적층 방식을 발표했다.
인텔의 컴포넌트 연구 부사장이자 펠로우인 잭 카발리로스는 이 접근 방식의 문제점을 논의했다. 그에 따르면:
“과거에는 상단이나 하단에 연결되었던 것들이(우리의 보도자료에서 본 바와 같이) 이제 트랜지스터 사이로 수직으로 가야 한다. 그리고 그것이 새로운 과제다. 트렌치를 만들고 그 트렌치를 채우는 비율이 점점 더 어려워지기 때문이다. 따라서 트랜지스터를 적층하는 것만큼 간단하지 않다. 여전히 서로 연결하는 것을 고려해야 하기 때문이다.”
그는 채우기 문제 때문에 공기층과 구멍이 생길 수 있다고 덧붙였다.
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📄 원문 (English)
Intel's vice president and general manager for manufacturing development and customer engagement, Chris Auth, believes that his firm is better suited to using High NA EUV lithography machines than TSMC. Auth made the remarks during the Dwarkesh podcast, where he explained that since Intel relies on backside power delivery on its products, it can print circuits directly with High NA EUV.
The podcast also features the firm's chief technology officer (CTO) Pushkar Ranade, who explained that catching up with TSMC was a matter of scale and not technology.
Intel VP Says Backside Power Delivery Enables Firm To Use High NA EUV Machines
Since High NA EUV lithography machines increase the light's resolution on a wafer to enable a pitch ranging between 16-nanometer and 8-nanometer, it enables chip manufacturers to save costs by requiring a single pass. In lithography, a pitch is the space between two features, and manufacturers, such as TSMC, often print features in stages since a single stage does not have to adhere to tighter pitches as would have been the case if the design was printed in a single stage.
Speaking at the Dwarkesh podcast, Intel's Chris Auth commented that his firm will be able to rely on High NA since its pitch requirements are not as tight as TSMC's. This enables relaxed error tolerance, as looser pitches lower the need for precision when it comes to printing circuits.
According to him:
"We use backside power that means that you actually alleviate some of the pitch requirements you have on the front side. And that allows you to print that directly with High NA. TSMC has to run very tighter pitches because they don't have backside power and they can't do that with High NA so they have to use double patterning EUV."
Auth added that 14A is "an option in the PDK today and we're handling it as a customer by customer discussion."
Through backside power delivery, Intel transfers the power delivery circuitry on a chip to the backside of the silicon wafer. This frees up space for circuits at the 'front' of the wafer, where the computing transistors and the circuits that transfer data between them are located. Auth's comments confirm that the firm is now focused on the 14A process with the technology, while some earlier reports had discussed its use on the 18A node.
Continuing with TSMC, Intel's CTO, Pushkar Ranade, also discussed his firm's efforts to compete with the Taiwanese firm when it came to the global contract chip fabrication industry. Ranade admitted that TSMC is "a much larger wafer manufacturer today than we are" and added that "catching up in scale will be a slow process. And a gradual process."
However, he added that when it came to catching up in technology, Intel was "already there." While Intel "might maybe a few percent off on performance or power or area density but, you know, this sort of benchmarking of you know somewhat one foundry's ahead, or one foundry's behind" makes sense when one firm is a "whole generation" behind.
Stressing that execution is the key difference between Intel and TSMC, Ranade said:
"So you know you can be off by a few percent but you need to be on time. Your execution needs to be such that your yields are very high to support very large and very rapid ramps. So that actually is more important than catching up on a few percent on performance or area."
While Intel has repeatedly expressed optimism about its 14A manufacturing process technology, supply chain reports have also indicated that TSMC is accelerating its production timeline to lend weight to Ranade's claim.
One major recent development in the semiconductor industry has been the stacking of n-type and p-type transistors. These two transistors are the backbone of modern day manufacturing, and IBM recently announced the stacking approach as part of its plans for the 0.7-nanometer process node.
Intel's Jack Kavalieros, VP Components Research and a Fellow at the firm, discussed the problems in this approach. According to him:
"What used to be connections on the top or even of the bottom as you've seen from our press release, now has to go vertically in between the transistors. And that's a new challenge. Because the aspect ratio of creating trenches and filling those trenches becomes more and more difficult. So it's not as straightforward as stacking the transistors because you still have to think about interconnecting them."
The problem with the filling can leave air gaps and holes, he added.
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