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하이퍼-NA EUV: 하이-NA 리소그래피를 넘어선 다음 단계 (칼蔡스, ASML)

SemiEngineering · 2026.10.08 04:47 · 원문 사이트
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홈 기술 논문 2026년 10월 7일 - 작성자: 기술 논문 링크 칼 자이스 SMT와 ASML의 연구원들은 “Hyper-NA: 수치 구경이 최소 0.75인 시스템”이라는 제목의 기술 논문을 발표했다. 요약: 연구원들은 현재 0.55-NA 하이-NA 시스템의 한계를 넘어선 경로로서 수치 구경이 최소 0.75인 하이퍼-NA EUV 리소그래피를 검토하며, 여기에는 광학 아키텍처, 분해능 잠재력, 레티클 3D 효과, 편광, 그리고 기존 EUV 생태계를 확장하기 위한 요구 사항이 포함된다. 기술 논문을 여기서 확인하십시오. 2026년 10월. 파트라, 마이클, 하인크 펠드만, 예ンス 티모 노이만, 그리고 제라르도 보티글리에리. “Hyper-NA: 수치 구경이 최소 0.75인 시스템.” 《마이크로/나노 패턴링, 소재 및 계측 저널》 25권, 4호 (2026): 041807. https://doi.org/10.1117/1.JMM.25.4.041807 - 하이퍼-NA EUV: 하이퍼 NA 리소그래피를 넘어선 다음 확장 (칼 자이스, ASML) 2026년 10월 7일 by 기술 논문 링크 - 초소형 광학 벤딩은 손실을 줄이면서 파운드리 규칙을 충족한다 (조지아 공과대학교) 2026년 10월 6일 by 기술 논문 링크 - 프로그래머블 뉴로모픽 컴퓨팅을 위한 단결정 3D 멤리스터-TFT 스택 (서울대학교, 연세대학교) 2026년 10월 6일 by 기술 논문 링크 - 프로그래머블 메모리 컨트롤러가 새로운 DRAM 기술의 채택을 용이하게 한다 (ETH 취리히, CISPA, 뉴욕대학교) 2026년 10월 6일 by 기술 논문 링크 - 백사이드 클록 메시는 2nm 나노시트에서 스큐와 전력을 절감한다 (UCSC) 2026년 10월 5일 by 기술 논문 링크 AI 워크로드는 자동차 센서를 더 강하게 압박하며, 엔지니어들이 안전 중요 시스템의 신뢰 기간을 어떻게 재고해야 하는지 강요하고 있다. AI 에이전트를 사용하여 10배의 생산성 향상을 달성하는 방법. 에드 스펠링 작성 AI와 그 촉진제들을 위한 풍부한 자금; 80개 스타트업이 60억 달러 이상을 조달. 제시 앨런 작성 DAC의 주요 화제; CHIPS 법안 자금; 중국의 임머전 DUV; UMC 확장; SIA의 산업 현황; DRAM 부족; 실적; PCB 설계 자격증 프로그램; IBM의 양자 우위; AI 보안 동맹; 외국인 로봇 금지. SE 스태프 작성 한국, AI에 올인; 새로운 드레스덴 전력 파브; 인텔 확장; GM, 메모리 공급 확보; AI 전력 관리 자금; 성숙 노드 파운드리 용량; 300mm 파브 장비; 맥킨지의 전략적 IC 공급망 지도; 보안 위협; AI 번아웃. 온세미, 시냅틱스 인수; IBM의 7Å 칩, SRAM 면적 40% 증가; 1nm MoS2 나노튜브; AI 압력 지점; 메모리 업데이트; 2.5억 달러 CHIPS 법안 보조금; 영업비밀 도난; 새로운 고급 패키징 사이트; MEMS 용량; 휴머노이드; 실적. AI 클러스터가 랙 규모 한계를 넘어섬에 따라, 광 인터커넥트와 회로 스위칭은 데이터 센터의 확장 방식을 재편하고 있다. 브라이언 모이어 작성 2D 터널 FET; 메모리 내 광 컴퓨팅; 인도의 134억 달러 Semicon 2.0; SEMICON 대만; PCIe 6/7 테스트; 미디어텍 계약; 300mm 실리콘 포토닉스; 인듐 인화물(InP) 확장; 희토류 재활용을 위한 7500만 달러; GF PDK; 게인 셀 RAM; 엣지 AI 개발자 도구; 이종 HBM; 자율주행차량(SDV) 내 안전한 AI. - 스폰서 - 뉴스레터 가입 2.5D 5G 고급 패키징 AI AMD ANSYS 애플 애플드 머티리얼스 ARM 아테리스 자동차 비즈니스 Cadence 칩렛 DRAM EDA EUV 글로벌파운드리 구글 IBM imec 인피니온 인텔 IoT IP Keysight Lam Research 머신러닝 메모리 Mentor Mentor Graphics MIT 엔비디아 NXP 퀄컴 람버스 삼성 보안 SEMI Siemens Siemens EDA Synopsys 테스트 TSMC 검증 - Erictc의 반도체 엔지니어를 위한 고급 패키징 기초: 전자책 - Oliver Li의 전자 엔지니어를 위한 포토닉스 기초: 전자책 (이 부분 번역 실패) - 브렌든 맥과이어: 웨이퍼 프로브, 멀티 다이 어셈블리 적응에 고전 - NobodyTestedThis: 검증의 딜레마 - Fiber Techs San Francisco: 칩 제조에서의 에이전틱 AI - SF Fiber Techs: 산화물이 리딩에지 메모리에 저누설 전류 트랜지스터를 가져옴 - humic: NPU 설계의 중요한 트레이드오프 해결 - Dr. Dev Gupta: 데이터 센터에서 액체 냉각의 부상 - Mikko Utriainen, Chipmetrics: 계측 기술이 차세대 3D NAND 생산을 위해 심층 분석 - Raymond Doerr: 3D 통합을 위한 하이브리드 본딩 애플리케이션에서 SiCN 필름을 사용한 웨이퍼 본딩 메커니즘 - Hoyong Lee: 칩렛 vs. 소프트 IP: 거의 모든 면에서 다름 - Nano Banana AI: 블로그 리뷰: 12월 17일 - JS Paek: 3D-IC의 열 관리: 핫스팟 모델링, 소재 및 냉각 전략 - Larry K: 칩렛 vs. 소프트 IP: 거의 모든 면에서 다름 - Seceon.Inc: 탄력적이고 최적화된 생성형 AI 시스템 - Linda Christensen: IC 제조에서의 개방형 및 확장된 데이터 공유를 통한 AI (NIST) - komputer: IC 제조에서의 개방형 및 확장된 데이터 공유를 통한 AI (NIST) - Sree: 열의 함정: 유전체가 장치 성능을 어떻게 제한하는가 - David Muncier: 중국 생성형 AI: 누가 공백을 메울 것인가? - acp: 하드 디스크 드라이브에 여전히 미래가 있는가? - Carlos Borer: 레거시 공정 노드, 여전히 강세 - Raj Sodhi: AI와 장치 모델링: 머신러닝을 통한 컴팩트 모델링의 변혁 - Jaynarayan Tudu: 반도체 테스트, AI 시대의 기술 변화 직면 - Mihai Buta: 엣지 AI에서 메모리 내 연산이 중요한 이유 - Silver Luis: SRAM PUF 기술의 경쟁 우위 - Gretchen Patti: 고급 패키징: 차세대 전자기기의 핵심 기술 - Ev roach: AI 버블인가 붐인가? - Kathleen Murphy-Weber: 반도체 산업 주간 리뷰 - Raz: 멀티 다이 검증 - Paul C: 몰리브덴을 통한 메모지 확장 - JWS: 몰리브덴을 통한 메모리 확장 - Klein miller: 모든 것을 전기화: 전력이 IC로 이동 - Rise Design Automation 팀: 반도체 교란은 어떤 모습인가? - masa mizuno: 물리적 한계가 인터포저 선 길이를 제한함 - Lou Covey: 반도체 교란은 어떤 모습인가? - Ricardo Shiroma: 엣지에서의 복잡한 프로세서 혼합 - Cor: 글래스 기판의 모멘텀 가속 - Daya Young: 6G를 위해 새로운 안테나와 고급 IC 필요 - Subramanian Srikanteswara Iyer: 한계에서의 제조 - Doug La Tulipe: 데이터 센터에서 더 많은 대역폭을 위한 광 신호의 컬러링 - WH: 접촉 저항의 숨겨진 비용 - Raymond Doerr: 압박감下的 계측: 미세 피치 하이브리드 본딩의 결함 감지 - Raymond Doerr: 한계에서의 제조 - Mallikarjun: DRAM의 진화 - Klein Miller: 설계의 민주화: CHIPS 법이 EDA 및 반도체 혁신을 어떻게 재편하는가 - Klein Miller: 반도체 제조의 미래에 대한 30년 현장 경험의 교훈 - Jonathan Kolber: 양자 컴퓨팅 시대를 준비하다 - Pramod Gupta: HBM 적층의 과제 - Madeline Lueilwitz: 재구성 가능한 단일벽 탄소나노튜브 FeFET (펜실베이니아 대학교, 연세대학교 등) - Anne Meixner: KGD 요구가 분리된 다이 스크리닝을 주도함 - Capt kirk: 더 나은 클록 네트워크 설계 - Alex Martin: misplaced AI 노력과 자금 - Hamilton Carter: misplaced AI 노력과 자금 - Ilmu Komunikasi: 재구성 가능한 단일벽 탄소나노튜브 FeFET (펜실베이니아 대학교, 연세대학교 등) - Giovanni Lostumbo: 새로운 프로세서 아키텍처가 에너지 효율성을 높일 수 있을까? - Brendon Berg: 정전기 방전(ESD) 건, 과도 현상 및 테스트… 놀랍게도! - GD: 인터커넥트에 대한 모든 것 - Raimo: 다가오는 위기: AI 데이터센터의 전력 소비 - Fred Chen: 레이저 집광 결과: 이온 빔 식각을 통한 EUV 선단 거칠기 개선 - Fred Chen: EUV 포토레지스트를 위한 다양한 옵션, 명확한 승자는 없다 - Amba Prasad: 반도체 엔지니어를 위한 고급 패키징 기초: 전자책 - Shakir Ullah: 실리콘 대체를 위한 경쟁 - Hwaiyu Geng, P.E.: 가상 실험 설계(Virtual Design of Experiments)를 활용한 반도체 공정 개발 가속화 - Larry Gus Christiansen: 반도체 공급망의 리스크 감소 초고NA EUV: 다음 단계... 기술 논문 링크 AI로 인한 열적 복잡성 증가... Ed Sperling 저작권 ©2013-2026 SMG | 서비스 약관 | 개인정보 처리방침
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Home TECHNICAL PAPERS October 7th, 2026 - By: Technical Paper Link Researchers at Carl Zeiss SMT and ASML published a technical paper titled “Hyper-NA: a system with a numerical aperture of at least 0.75.” Abstract Summary: The researchers examine Hyper-NA EUV lithography with a numerical aperture of at least 0.75 as a path beyond current 0.55-NA High-NA systems, including the optical architecture, resolution potential, reticle 3D effects, polarization, and requirements for extending the existing EUV ecosystem. Find the technical paper here. October 2026. Patra, Michael, Heiko Feldmann, Jens Timo Neumann, and Gerardo Bottiglieri. “Hyper-NA: a system with a numerical aperture of at least 0.75.” Journal of Micro/Nanopatterning, Materials, and Metrology 25, no. 4 (2026): 041807. https://doi.org/10.1117/1.JMM.25.4.041807 - Hyper-NA EUV: The Next Extension Beyond High NA Lithography (Carl Zeiss, ASML) October 7, 2026 by Technical Paper Link - Ultra-Compact Photonic Bends Reduce Loss While Meeting Foundry Rules (Georgia Tech) October 6, 2026 by Technical Paper Link - Monolithic 3D Memristor-TFT Stack For Programmable Neuromorphic Computing (SNU, Yonsei) October 6, 2026 by Technical Paper Link - Programmable Memory Controller Eases Adoption of New DRAM Techniques (ETH Zürich, CISPA, NYU) October 6, 2026 by Technical Paper Link - Backside Clock Meshes Cut Skew and Power in 2nm Nanosheets (UCSC) October 5, 2026 by Technical Paper Link AI workloads are pushing automotive sensors harder, forcing engineers to rethink how long safety-critical systems can be trusted. How to achieve a 10X productivity improvement using AI agents. by Ed Sperling Plenty of cash for AI and its enablers; 80 startups raise over $6B. by Jesse Allen DAC's big buzz; CHIPS Act $; China's immersion DUV; UMC expands; SIA's state of the industry; DRAM shortages; earnings; PCB design credential program; IBM's quantum advantage; AI security alliance; foreign robotics ban. by The SE Staff S. Korea goes All In on AI; new Dresden power fab; Intel expansion; GM secures memory supply; AI power management funding; mature-node foundry capacity; 300mm fab equipment; McKinsey's map of strategic IC supply; security threats; AI burnout. Onsemi to buy Synaptics; IBM's 7Å chip w/40% more SRAM area; 1nm MoS2 nanotubes; AI pressure points; memory updates; $250M CHIPS Act award; trade secret theft; new advanced packaging site; MEMS capacity; humanoids; earnings. As AI clusters push beyond rack-scale limits, optical interconnects and circuit switching are reshaping how data centers scale. by Bryon Moyer 2D Tunnel FET; in-memory photonic computing; India's $13.4B Semicon 2.0; SEMICON Taiwan; PCIe 6/7 test; MediaTek deal; 300mm Si photonics; InP expansion; $75M to recycle rare earths; GF PDKs; Gain-Cell RAM; edge AI developer tools; heterogeneous HBM; safe AI in SDVs. - Sponsors - Newsletter Signup 2.5D 5G advanced packaging AI AMD ANSYS Apple Applied Materials ARM Arteris automotive business Cadence chiplets DRAM EDA EUV GlobalFoundries Google IBM imec Infineon Intel IoT IP Keysight Lam Research machine learning memory Mentor Mentor Graphics MIT Nvidia NXP Qualcomm Rambus Samsung security SEMI Siemens Siemens EDA Synopsys test TSMC verification - Erictc on Advanced Packaging Fundamentals for Semiconductor Engineers: eBook - Oliver Li on Photonics Fundamentals For Electronics Engineers: eBook - Ron Lavallee on Intuition and AI - Liz Allan on Multi-Agent AI Systems Must Work Like An Orchestra Without A Conductor - Simon Davidmann on Multi-Agent AI Systems Must Work Like An Orchestra Without A Conductor - Ben Zaryouh on Redefining Processes At Sub-2nm - Loma Harvey on Chip Industry Technical Paper Roundup: Sept. 8 - Ron Lavallee on From Spec To Formal Properties - delli on Chip Security Moves From Checkbox Compliance To Continuous Defense - mark holdaway on From Spec To Formal Properties - Viska Clanella Nugroho on All AI Data Center Interconnects Will Be Optical Within 5 Years - Tom Katsioulas on AI: Friend And Foe For Chip Security - Alex @ APIVALE on Chip Industry Week In Review - Matt bailey on AI Is Rewriting The IP Playbook - Matt bailey on AI Models Transform Defect Inspection And Review, But Can Fail To Scale - Alexis R. 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Deepaksubramanyan on Designing Chips That Can Explain Themselves - Brian Bailey on Disturbance In Verification - David Murray on Disturbance In Verification - Ramesh Narayanaswamy on Disturbance In Verification - Cliff Greenberg on Research Bits: Jun. 2 - Peter Ateshian on Detect, Diagnose, And Debug Using Sensors And Functional Monitoring - Dr. Dev Gupta on Chip Industry Week In Review - Ed Sperling on The Sub-2nm Paradox - Jan Hoppe on The Sub-2nm Paradox - Jan Hoppe on Toward Agentic Verification - Riko R on With Chiplets, What Role Does Economics Play? - C Lytle on Flash Getting Stacked High-Bandwidth Version - Saket Goyal on HBM Shifts Testing Left To Preserve AI Chip Yield - Debamitro Chakraborti on Creating Agentic EDA Methodologies - Wim Bakker on Batteries Charge To The Edge - Ron Richter on TSV Complexity Leads To Manufacturing Bottleneck - François on The Petabyte Problem: How AI Is Finally Making Semiconductor Manufacturing Data Actionable - Anonymous on The One Bit Problem That Can Break a System - JC Bouzigues - IROC Technologies on The One Bit Problem That Can Break a System - Tom Fitzpatrick on All Software Is Hardware-Dependent - Anonymous on Memory Wall Gets Higher - Gregory Haley on Detecting Chemical Variability At Advanced Nodes - Matt Groves on A Framework That Generates Chip Layouts Directly From Natural Language Specifications (U. of Bristol, RAL) - AICHIPS on How AI Will Impact Chip Design And Designers - Martijn Fransen on Detecting Chemical Variability At Advanced Nodes - Narek on Digital Twins: The Cloud’s The Limit - Freelancer on Chip Industry Talent Shortage Drives Academic Partnerships - Chris Riches on Backside Power Delivery Creates Fab Tool, Thermal Dissipation Barriers - Jon on Robust Dynamic Voltage Droop Mitigation And Power Management - Ashfaq on Minimum Energy Per Query - Robert Boissy on Can A Computer Science Student Be Taught To Design Hardware? - Hank Walker on Can A Computer Science Student Be Taught To Design Hardware? - fieke khan on Bump Co-Planarity And Inconsistencies Cause Yield, Reliability Issues - Rajiv on Chip Industry Week in Review - Guy van der Walt - Thermco on Chiplets And 3D-ICs Add New Electrical And Mechanical Challenges - Stephen W on Chiplet Fundamentals For Engineers: eBook - ShrdMem256 on The Verification Conundrum - Brendan McGuire on Wafer Probe Struggles To Adapt To Multi-Die Assemblies - NobodyTestedThis on The Verification Conundrum - Fiber Techs San Francisco on Agentic AI In Chip Manufacturing - SF Fiber Techs on Oxides Bring Low Leakage Transistors To Leading-Edge Memories - humic on Addressing Critical Tradeoffs In NPU Design - Dr. Dev Gupta on Liquid Cooling Gains Traction In Data Centers - Mikko Utriainen, Chipmetrics on Metrology Digs Deep To Produce Next-Generation 3D NAND - Raymond Doerr on Wafer Bonding Mechanisms Using SiCN Films For Hybrid Bonding Applications In 3D Integration - Hoyong Lee on Chiplets Vs. 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