인텔 전 CEO 팻 겔싱어, HBM을 "끔찍한 메모리"로 지목…비트 밀도·열·대역폭 문제 지적, 나나반도체는 2028년까지 DRAM 부족 지속 재확인
🇰🇷 한글 번역
인텔의 전 CEO는 HBM을 결함이 있는 메모리 아키텍처라고 다시 한번 비판했으나, 이는 “우리가 가진 것 중 가장 나은 것”이라는 전제를 달았다. 한편, 기존 디램(commodity DRAM)을 희생하면서 HBM 생산으로의 전환이 계속됨에 따른 직접적인 결과로, 난야(Nanya)는 디램 부족 현상이 2028년 초까지 지속될 것이라고 재차 강조했다.
7월에 HBM을 “형편없는” 솔루션이라고 지적한 인텔의 전 최고경영자(CEO) 팻 겔싱어는 최근 자신의 비판을 더욱 강화했다.
인텔의 전 수장은 a16Z와의 광범위한 인터뷰에서 하이밴드위스 메모리(HBM) 솔루션에 대해 날카로운 비판을 제기하며 다음과 같이 말했다.
“HBM은 추악한 메모리입니다. 그게 우리가 가진 것 중 가장 나은 거죠. … HBM은 끔찍한 메모리입니다. 비트 밀도가 형편없고, shoreline(경계선) 대역폭, 전력 문제, 열 문제 등에 제한됩니다. 디램은 고온을 좋아하지 않습니다. 모든 것을 한곳에 집중시키면 … AI는 메모리 컴퓨트 워크로드이기 때문에 HBM은 형편없습니다.”
알고 있지 않을 사람들을 위해 설명하자면, GPU/ASIC의 핵심 로직과 HBM 스택 사이의 물리적 번역기 역할을 하는 PHY(물리 계층 인터페이스)가 shoreline 대역폭 문제의 주요 원인이다. 이는 계산 칩의 유한한 둘레, 즉 ‘shoreline’으로 인해 발생하는 물리적 및 아키텍처적 병목 현상이다.
HBM은 방대한 병렬 연결이 필요한 ‘넓고 느린’ 아키텍처다. 예를 들어 HBM3/3E는 1,024비트의 버스 폭을 가지며, HBM4는 버스 폭을 2,048비트로 확대한다. 따라서 단일 HBM 인터페이스가 많은 수의 물리적 연결/핀(마이크로 범프)을 갖추고 있다는 것은 놀라운 일이 아니다. 그리고 PHY는 이러한 모든 핀에 대한 드라이버, 수신기, 라우팅 로직을 포함한다.
결과적으로 PHY는 계산 칩의 가장자리(shoreline)에 위치한 거대하고 변형되지 않는 직사각형 실리콘 블록을 차지한다. 그리고 이 둘레가 칩 옆에 배치할 수 있는 HBM 스택 수에 대한 엄격한 한계로 작용한다. 또한 계산 칩의 둘레 중 일반적으로 두 면만 HBM에 할당되며, 나머지 두 면은 시스템 I/O용으로 예약되는 경우가 많아 shoreline 대역폭 문제가 더욱 악화된다.
이러한 제약만으로도 충분하지 않은 듯, PHY는 HBM 효율성을 크게 저하시킬 수 있는 열 핫스팟을 생성한다. 예를 들어 KAIST의 열 분석에 따르면, 낮은 메모리 활용률에서는 GPU 코어가 열 발생을 주도하지만, HBM 전력 소비가 약 30와트를 초과하면 HBM PHY가 자체적으로 발생하는 열이 메모리 열 스트레스의 주요 원인이 된다.
마지막으로, HBM 스택 내 개별 디램 다이들은 많은 수의 TSV(실리콘 관통 비아)를 통해 연결되어야 하며, 이는 단일 다이에 배치할 수 있는 메모리 셀 수를 줄인다. 따라서 전체 스택이 제곱밀리미터당 더 높은 밀도를 누적적으로 제공하더라도, 각 디램 다이는 현저히 낮은 비트 밀도를 가진다.
팻 겔싱어가 7월에도 HBM에 대해 비슷한 비하 발언을 했다는 점을 주목할 필요가 있다. 당시 그는 RAISE 서밋에서 HBM이 “형편없는” 메모리라고 언급했다.
“우리는 HBM, 하이밴드위스 메모리에 대해 들어봤습니다. 그리고 HBM은 형편없는 메모리입니다. 제 메모리 친구들이 곧 무대에 올라와, 그들의 아기를 못생겼다고 부르는 것이 친구를 사귀고 사람들에게 영향을 미치는 가장 좋은 방법은 아닐지도 모른다는 것을 저는 압니다. 하지만 그것은 형편없는 메모리입니다.”
한편, 우리는 이미 HBM이 유사한 크기의 일반 DRAM이 사용하는 웨이퍼의 약 3배를 소비한다는 사실을 알고 있다. 이로 인해 일반 DRAM의 만성적인 공급 부족이 발생했으며, 난야(Nanya)도 최근 실적 발표 전화 회의에서 AI가 광범위한 메모리 시장에 구조적 변화를 가져오고 있으며, 그 결과 DRAM 부족 현상은 2028년 초까지 지속될 가능성이 높다고 지적하며 이러한 우려에 동참했다.
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📄 원문 (English)
Intel's former CEO has again assailed HBM as a flawed memory architecture, albeit "the best one that we got." Meanwhile, in what is a direct consequence of the ongoing production shift towards HBM at the expense of commodity DRAM, Nanya has just reiterated that DRAM shortages will persist until early 2028.
After calling HBM a "lousy" solution in July, Intel's former CEO Pat Gelsinger has just doubled down on his criticism
Intel's former head honcho has just issued a withering criticism of the High-Bandwidth Memory (HBM) solution in a wide-ranging interview with a16Z, noting:
"HBM is a hideous memory. That’s just the best one that we got. … It’s a terrible memory. You know, I get terrible bit density. I’m limited to shoreline bandwidth, the power, right, issues, thermal issues. DRAM doesn’t like to be hot. Concentrating everything in one spot. … it’s terrible [for] an AI [which] is a memory compute workload."
For the benefit of those who might not be aware, the PHY (Physical Layer interface) - a physical translator between the core logic of the GPU/ASIC and the HBM stack - is the primary driver of the shoreline bandwidth problem, which is basically a physical and architectural bottleneck caused by the finite perimeter - or the "shoreline" - of a compute die.
HBM is a "wide and slow" architecture that requires an enormous number of parallel connections. For instance, HBM3/3E has a bus width of 1,024 bits, while the HBM4 ramps its bus width up to 2,048 bits. It is hardly a surprise, therefore, that a single HBM interface sports a large number of physical connections/pins (micro-bumps), and the PHY contains the drivers, receivers, and routing logic for every single one of these pins.
Consequently, the PHY occupies a massive, unyielding rectangular block of silicon right at the edge (the shoreline) of the compute die. And, it is this perimeter that acts as a hard limit on the number of HBM stacks that can be placed beside a chip. Also, only two edges of a compute die can be typically allocated for HBM, with the remaining two edges usually reserved for system I/O, further compounding the shoreline bandwidth issue.
As if this constraint were not enough, the PHY creates a thermal hotspot that can substantially degrade HBM efficiency. For instance, as per a thermal analysis by KAIST, while the GPU core dominates heat generation at lower memory utilization, once HBM power consumption exceeds roughly 30 Watts, the HBM PHY's self-generated heat becomes the primary source of memory thermal stress.
Finally, given the fact that individual DRAM dies in an HBM stack have to be connected via a large number of Through Silicon Vias (TSVs) that then reduce the number of memory cells that can be placed on a single die, each DRAM die has a substantially lower bit density, even as the entire stack cumulatively offers a higher density on a per square millimeter basis.
Do note that Pat Gelsinger echoed similar disparaging remarks about HBM back in July, when he noted at the RAISE Summit that HBM was a "lousy" memory:
"We’ve heard about HBM, high bandwidth memory. And HBM is a lousy memory. And I know my memory friends are about to come on stage, and calling their baby ugly is not maybe the best way to make friends and influence people. But it’s a lousy memory."
Meanwhile, we already know that an HBM consumes around 3x the wafers that a similar-sized commodity DRAM utilizes. This has resulted in a chronic supply deficit of commodity DRAM, and Nanya has just added to this chorus, noting at its recent earnings call that AI was bringing structural changes to the wider memory sphere, with the resulting DRAM shortages likely to persist until early 2028.
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