퀄컴, 화웨이 로직폴딩 칩 아키텍처 관련 특허 라이선스 제공할 것이라 보도
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퀄컴, 화웨이 로직폴딩 칩 아키텍처 관련 특허 라이선스 계약 체결 — 키린 9050 프로 이미 해당 기술 적용, 분해 분석 결과 하부 다이 대부분이 캐시와 I/O로 구성
화웨이 키린 9050 프로 내부에 실제로 얼마나 많은 로직이 적층되어 있는가?
블룸버그 통신에 따르면 퀄컴은 화웨이의 로직폴딩 칩 적층 방식과 관련된 특허를 라이선스하는 데 합의했다. 키린 9050 프로에 사용되는 이 기술은 거의 모든 블록을 두 개의 본딩된 다이(die)로 분할하며, 분해 분석과 다이 샷(die shot)을 통해 하부 다이에는 대부분 캐시와 입출력(I/O)이 포함되어 있음이 확인되었다.
화웨이 대변인은 블룸버그에 퀄컴과 화웨이 간의 다년간 교차 라이선스 계약은 광범위한 범위를 포괄하며, 5G 기기, AI 서비스, 근접 및 공동 패키징 광학 및 네트워크를 포함한다고 밝혔다. 성명에 따르면 퀄컴은 컴퓨팅, AI, 네트워킹 및 기타 기술 분야에서 특정 화웨이 미국 특허를 구매할 계획이다. 그러나 두 회사 모두 어떤 특허, 로직폴딩, 또는 이를 사용하는 칩에 대해 구체적으로 언급하지 않았다.
블룸버그의 보도는 이 계약을 화웨이의 승리로 규정하며, 동사의 칩 제조 역량을 검증하는 것이라고 평가했다. 이 계약은 아직 승인을 받아야 하며, 퀄컴은 역사상 처음으로 화웨이에 특허 라이선스 비용을 지불할 것으로 알려졌다. 보도에 따르면 로직폴딩은 EUV 리소그래피 장비에 대한 중국의 접근 부족을 우회하기 위한 대안으로 더 빠른 데이터 전송을 목표로 한다.
키린 9050 프로는 9월 7일 출시된 화웨이 메이트 XT 2 삼중 접이식 스마트폰에 탑재되었다. 심층적인 칩 테스트로 유명한 중국 기술 리뷰 채널인 기커완(Geekerwan)은 분해 분석을 위해 실험실에서 칩을 절단했다. 다이 샷 분석을 게시하는 반도체 연구원인 쿠날(Kurnal)도 X(구 트위터)에 두 다이의 주석이 달린 샷을 게시했다. 기커완의 단면도는 두 다이가 서로 마주 보고 본딩되어 있음을 보여주며, 두 다이 모두 상단에 실행 유닛이 있고 하부 다이에는 PLL(위상 고정 루프)도 포함되어 있다.
로직폴딩은 화웨이 반도체 사업부 총재인 허팅보(He Tingbo)가 상하이에서 열린 IEEE ISCAS 2026에서 5월 25일 처음 공개했다. 이는 신호 지연을 트랜지스터 크기가 아닌 측정 기준으로 사용하는 회사의 '타우 스케일링 법칙(Tau Scaling Law)'의 일환이다. 화웨이는 두 레이어 모두 활성 상태이며 하나로 작동한다고 설명한다. 수직 인터커넥트는 더 짧은 신호 경로를 생성하여 에너지 소비를 줄이는 데 기여한다. 베이징 대학의 해당 기술용 '진정한 3D' 설계 도구는 자체 테스트에서 와이어 길이를 30% 절감하는 것을 보여준다.
화웨이의 논문들은 키린 9050 프로의 수치와 일치하는 '키린 2026' 칩을 설명한다. 트렌드포스를 통해 전달된 지난달 논문에서 화웨이는 이 칩이 약 5,000만 개의 인터커넥트를 가진 1.5마이크로미터 하이브리드 본딩 피치를 사용한다고 밝혔다. 이 중 약 10~15%가 신호를 운반한다. 핵심 라우팅은 20% 짧아졌으며, 임계 경로는 최대 70%까지 짧아졌다. 동일한 성능 수준에서 NPU의 전력은 최대 66%, GPU는 58%, CPU 성능 코어는 41% 감소했다. NPU 성능은 주파수가 63% 낮아지고 전압이 낮아진 상태에서도 29 TOPS를 유지한다.
화웨이는 공정 노드를 명시하지 않는다. 로드맵에는 1마이크로미터 피치와 1억 개 이상의 인터커넥트를 갖춘 키린 2027이 있으며, 약 3년 후에는 720나노미터 피치와 2억 개 이상의 인터커넥트를 갖춘 칩이 예정되어 있다. 화웨이는 2031년까지 1.4나노미터 클래스의 밀도를 목표로 하고 있으며, 2030년경 어센드 990 AI 가속기에 로직폴딩을 적용할 계획이다. 화웨이의 칩 설계 부서인 하이실리콘이 키린 칩을 설계하며, SMIC가 이를 제조하는 것으로 알려졌다(트렌드포스를 통해 로이터 보도 인용). 본딩 공정을 누가 담당하는지는 명시되지 않았다.
키린 9050 프로의 경우, 기커워안(Geekerwan)은 mate 90 프로 맥스 폰에서 이를 테스트했다. 분석 결과, 두 개의 다이(die)는 구리-구리 하이브리드 본딩을 통해 금속 레이어 간에 결합되어 있으며, 결합된 회로 레이어는 패키지 기판 위에 직접 놓이는 것이 아니라 두꺼운 실리콘 레이어 사이에 위치한다. 기커워안에 따르면, 인터커넥트(interconnects)의 경우 약 8만 개의 스루-실리콘 비아(TSV)가 하부 다이(lower die)를 관통하며, 이들의 킵아웃 존(keep-out zones)을 포함해 하부 다이 사용 가능 면적의 약 8%를 차지한다.
분할 구조는 두 다이 모두에 걸쳐 있다. 기커워안에 따르면, 대형 CPU 코어에서 실행 유닛(execution units)은 상단에 위치하며, L1 및 L2 캐시는 로드/스토어 유닛(load/store units) 바로 아래에 배치된다. 쿠날(Kurnal)의 다이 샷(die shots)은 GPU와 NPU 로직도 각각의 캐시 위에 위치하고 있음을 보여준다. 하부 다이에는 공유 L3, 12MiB 시스템 캐시, PLL(Phase-Locked Loop), 그리고 LPDDR, PCIe, 카메라, 디스플레이, UFS, USB 인터페이스가 포함되어 있는 반면, 상단 다이에는 ISP, 모뎀, 메모리 컨트롤러가 탑재된다. 기커워안은 캐시, I/O, PLL은 열 발생이 적고 공정에 덜 민감하므로 하부에 배치되고, 밀도가 높은 연산 유닛은 상단에, 다소 더 진보된 공정에 따라 배치된다고 설명한다.
각 다이의 면적은 120mm² 약간 넘으며, 이는 이전 칩의 140mm² 이상보다 작은 수치다. 따라서 두 다이의 총 실리콘 면적은 240mm² 이상으로, 전체적으로 70% 증가했다. 화웨이의 발표 자료에 따르면, 밀도는 출시 시점 기준 155에서 238 MTr/mm²로 상승했으며, 이는 약 53.5% 높은 수치다. 그 외에도 주목할 만한 변화로는 NPU의 면적이 두 다이 모두에서 150% 증가했으며, 기커워안은 이를 68 TOPS INT8로 측정했다고 밝혔다. 이 구성은 합당해 보이며 그 근거는 레이아웃에서 비롯되지만, 완전한 이해를 위해서는 독립적인 다이 분석이 필요하다.
화웨이의 스택킹(stacking) 접근 방식에는 경쟁사들도 존재한다. TSMC의 SoIC 로드맵은 2025년까지 6마이크로미터 본치(bond pitch)와 2029년까지 4.5마이크로미터를 목표로 하며, 3nm 칩 스택킹은 지난해 양산에 들어갔다. 인텔의 Foveros Direct는 "9마이크로미터 본치의 구리 본딩"을 갖추고 있으며, 이는 클리어워터 포레스트 Xeon을 통해 높은 양산 수준에 도달했고, 두 번째 세대는 3마이크로미터를 목표로 한다. AMD의 첫 세대 3D V-Cache는 9마이크로미터 본치의 직접 구리 본딩을 사용하여 완전한 CPU 다이 위에 64MB L3 SRAM 다이를 스택한다. 화웨이의 1.5마이크로미터 주장은 자체 논문에서 비롯된 것이므로, 어떤 비교도 일정한 주의가 필요하다.
퀄컴이 관심을 가질 수 있는 이유에 대해, 퀄컴 테크놀로지 라이선싱의 부사장 겸 일반 관리자 존 한(John Han)은 이 협정이 퀄컴의 "5G 및 기타 기술 분야에서의 화웨이 지속적 혁신과 지적재산권에 대한 인정"을 반영한다고 말했다. 블룸버그의 보도에 따르면 로직폴딩(LogicFolding)을 뒷받침하는 특허 중 일부가 포함되었으나, 출처는 특정 특허명을 밝히지 않았다. 모어 더 무어(More Than Moore)의 수석 분석가인 이언 커트리스(Ian Cutress) 박사는 X(구 트위터)에 "산업이 항상 해온 것의 재포장"이라며 화웨이의 타우 스케일링(Tau Scaling)이 얼마나 새로운지 의문을 제기했다.
"필요한 규제 승인을 받으면" 크로스 라이선스 및 특허 구매 거래가 진행될 예정이다. 블룸버그는 이 거래가 하트-스콧-로드니노(Hart-Scott-Rodino) 법에 따른 연방거래위원회(FTC) 검토의 대상이 된다고 보도했다. 이 미국 사전합병법은 최소 거래 규모(올해 기준 1억 3,390만 달러) 등 여러 테스트를 규정하며, 거래 가액은 공개되지 않았다.
니케이는 퀄컴이 이 계약상 순지급자가 될 것이라고 보도했다. 퀄컴의 라이선스 수익은 라이선스가 만료된 후 2025 회계연도 2분기부터 화웨이 로열티를 포함하지 않게 되었다. 이는 2001년 처음 체결된 협정을 통해 화웨이가 퀄컴 라이선스에 대해 지불해 온 긴 역사에 따른 것이다. 화웨이는 2021년 이후 라이선스 관련 수입이 지출보다 많았다고 밝혔다. 보도에 따르면 칩 스택핑 방식과 관련된 특허들도 이 계약에 따라 해당 비즈니스에 편입될 것으로 보인다.
현재 업계는 연방거래위원회(FTC)의 검토 결과가 어떻게 나올지 지켜보고 있다. 퀄컴의 4분기 실적은 작년과 마찬가지로 다음 달 초 발표될 예정이지만, 회계연도는 계약 발표 전인 9월 27일에 종료되었다. 9050 Pro의 다이(die)에 대한 추가적인 독립 분석은 테크인사이트스(TechInsights)나 세미애널리시스(SemiAnalysis)로부터 나올 수 있다. 또한 화웨이의 차기 기린(Kirin) 2027의 다음 버전에서 그들의 주장이 충족되는지 여부도 주목할 만하다. 두 회사 간의 현재 계약에는 특허 보호 범위에 대한 세부 사항이 빠져 있지만, 기록된 실리콘 정보를 통해 퀄컴의 관심사가 무엇인지 파악하는 데 도움이 될 수 있다.
쉐인 다운잉은 톰스 하드웨어(Tom’s Hardware)의 기고 작가로, 소비자용 스토리지, PC 하드웨어 및 AI를 다루고 있다.
📄 원문 (English)
Qualcomm will license patents behind Huawei’s LogicFolding chip architecture, report says — the Kirin 9050 Pro already uses it, with a teardown showing its lower die is mostly cache and I/O
How much logic is actually stacked inside Huawei’s Kirin 9050 Pro?
Qualcomm has reached a deal to license Huawei patents behind the LogicFolding chip-stacking method, Bloomberg reports. The technology, which is used in the Kirin 9050 Pro, splits nearly every block across two bonded dies, and a teardown and die shots show the lower die holds mostly cache and I/O.
Qualcomm’s multiyear, cross-license deal with Huawei has a wide scope, covering 5G devices, AI services, near- and co-packaged optics and networks, a Huawei spokesperson told Bloomberg. Qualcomm also intends to purchase specific Huawei U.S. patents in compute, AI, networking, and other technologies, according to a release. Neither company’s announcement named any patents, LogicFolding, or any chip that uses it.
Bloomberg's report frames the deal as a win for Huawei, validating its chipmaking acumen. The deal remains subject to approval, and Qualcomm will reportedly pay Huawei to license its patents for the first time. According to the report, LogicFolding targets faster data transmission as a workaround for China’s lack of access to EUV lithography machines.
The Kirin 9050 Pro is used in the Huawei Mate XT 2 tri-fold smartphone, launched Sept. 7. Geekerwan, a Chinese tech review channel known for in-depth chip testing, had a lab slice the chip for its teardown. Kurnal, a semiconductor researcher who publishes die-shot analysis, also posted annotated shots of both dies on X. Geekerwan’s cross-section shows the two dies bonded face to face, and both show the execution units on top, with the PLLs also on the lower die.
LogicFolding was first unveiled on May 25 by He Tingbo, president of Huawei’s semiconductor business, at IEEE ISCAS 2026 in Shanghai, under the company’s “Tau Scaling Law,” which uses signal delay rather than transistor size as a measure. Huawei describes both layers as active and working as one. Vertical interconnects work to create shorter signal paths, which can reduce energy consumption. Peking University’s “true 3D” design tool for the technology shows a 30% wire-length cut in its own tests.
Huawei’s papers describe a “Kirin 2026” chip whose figures match the Kirin 9050 Pro’s. In a paper last month, relayed by TrendForce, Huawei said the chip uses a 1.5-micrometer hybrid-bonding pitch with about 50 million interconnects. About 10–15% of those carry signals. Core routing is 20% shorter, with critical paths up to 70% shorter. Power is reduced by as much as 66% for NPU, 58% for GPU, and 41% for a CPU performance core at the same performance level. NPU performance holds 29 TOPS at 63% less frequency and at a lower voltage.
Huawei does not name a process node. On its roadmap is Kirin 2027 at a 1-micrometer pitch and more than 100 million interconnects; for around three years out, a 720-nanometer pitch with over 200 million. It is targeting a 1.4nm-class density by 2031, with LogicFolding in the Ascend 990 AI accelerator around 2030. HiSilicon, Huawei’s chip-design unit, designs the Kirin chips, and SMIC is believed to make them, according to Reuters via TrendForce. It isn’t stated who handles the bonding process.
As for the Kirin 9050 Pro, Geekerwan tested it in a Mate 90 Pro Max phone. Analysis shows that the two dies are bonded with copper-to-copper hybrid bonding, metal layer to metal layer. The bonded circuit layers of both dies sit between two thick layers of silicon rather than directly on the package substrate. For the interconnects, about 80,000 through-silicon vias (TSVs) run through the lower die, taking up, with their keep-out zones, about 8% of the lower die’s usable area, Geekerwan says.
The split spans both dies. In the big CPU core, the execution units are on top, with the L1 and L2 caches directly beneath the load/store units, Geekerwan says. Kurnal's die shots put the GPU and NPU logic over their caches too. The lower die also holds a shared L3, a 12MiB system cache, PLLs, and the LPDDR, PCIe, camera, display, UFS, and USB interfaces, while the top die carries the ISP, modem, and memory controllers. Cache, I/O, and PLLs produce less heat and are less sensitive to the process, so they go below, Geekerwan explains; the denser compute goes on top, on a somewhat more advanced process.
Each die is just over 120 mm², which is smaller than the previous chip’s 140-plus mm². The total silicon area for both is therefore over 240 mm², up 70% overall. Density rose from 155 to 238 MTr/mm² at launch, about 53.5% higher, according to Huawei’s launch numbers. Other notable changes include the NPU’s area, up 150% across both dies, with Geekerwan measuring 68 TOPS INT8. The configuration makes sense and the rationale follows the layout, but an independent die analysis is needed for full understanding.
Huawei’s stacking approach has its competitors. TSMC’s SoIC roadmap set a 6-micrometer bond pitch for 2025 and 4.5 micrometers by 2029, with 3nm chip stacking in volume production last year. Intel’s Foveros Direct is said to have “copper bonding at a pitch of 9µm,” which reached high volume with the Clearwater Forest Xeon, and a second generation targets 3 micrometers. AMD’s first-generation 3D V-Cache stacks a 64MB L3 SRAM die on a complete CPU die, using direct copper bonding at a 9-micrometer pitch. Huawei’s 1.5-micrometer claim comes from its own paper and any comparison has to be taken with a grain of salt.
As to why Qualcomm might be interested, John Han, executive vice president and general manager of Qualcomm Technology Licensing, said the agreement reflects Qualcomm’s “recognition of Huawei’s continued innovation and intellectual property in 5G and other technology fields.” Bloomberg’s report says that at least some of the patents underpin LogicFolding, but no source names the patents. Dr. Ian Cutress, chief analyst at More Than Moore, questioned how new Huawei’s Tau Scaling is, writing on X that it is “a repackaging of what the industry has always done.”
Upon “receipt of the necessary regulatory approvals,” the cross-license and patent purchase deal should proceed. The deal is also subject to Federal Trade Commission review under the Hart-Scott-Rodino Act, Bloomberg reported. That U.S. premerger law sets a minimum deal size, $133.9 million this year, among other tests, and the deal’s value wasn’t disclosed.
Nikkei Asia reported that Qualcomm will be the net payer under the deal; Qualcomm’s licensing revenue stopped including Huawei royalties in fiscal Q2 2025, after the license expired. This follows a long history of Huawei paying for Qualcomm licenses, an agreement first inked in 2001. Huawei says it has brought in more license-related income than it’s spent since 2021. Patents behind its chip-stacking method reportedly join that business under the deal.
The industry now waits to see what comes of the FTC review. Qualcomm’s fiscal Q4 results should come early next month, as last year’s did, but its fiscal year ended Sept. 27, before the deal was announced. Additional independent analysis of the 9050 Pro’s die may come from TechInsights or SemiAnalysis. Also of interest is the next iteration in Huawei’s Kirin 2027, to see if its claims are met. The deal between the two companies currently lacks details on the extent of patent coverage, but the silicon on record can help reveal the nature of Qualcomm’s interest.
Shane Downing is a Contributing Writer for Tom’s Hardware, covering consumer storage, PC hardware, and AI.
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