화웨이, 로직폴딩 기술로 클럭 버퍼 50% 절감 홍보…반도체 전문가 "열 문제 해결 안 돼 퀄컴·애플 관심 없어" 경고
🇰🇷 한글 번역
화웨이의 로직폴딩(LogicsFolding) 기술은 제재로 얼룩진 현실에서 비롯된 것이기는 하지만, 전반적으로 볼 때 상당히 혁신적이다. 그러나 퀄컴과 애플이 모바일 시스템온칩(SoC)을 위해 계속 추구하는 공정 미세화 중심의 발전 앞에서는 상대가 되지 않는다. 이는 최근 반도체 전문가가 설명했듯, 로직폴딩이 클럭 속도에 부과하는 열적 비용(thermal tax)의 일부 기능이기도 하다.
화웨이의 로직폴딩은 클럭 속도에 열적 제약을 가하고 능동 냉각 능력을 요구함으로써 퀄컴과 애플에게 있어 그 매력을 떨어뜨린다.
우리가 지난주에 언급했듯, 쿠널 인사이트(Kurnal Insights)는 이제 화웨이의 키린 9050 프로(Kirin 9050 Pro) 칩의 다이 샷(die shots)을 발표했다. 이는 로직폴딩을 통해 결합된 연산 다이(compute die)와 SRAM 다이(SRAM die)를 보여주는데, 로직폴딩은 논리 회로를 수직으로 적층하여 개별 회로의 트랜지스터 밀도가 낮아질 수 있음에도 불구하고 연산 밀도를 증가시킨다. 이 방식은 약 1.5마이크로미터 피치(pitch)의 고밀도 구리-구리 하이브리드 본딩을 통해 활성 실리콘 레이어/웨이퍼를 정면 대 정면으로 결합한다. 또한 이 접근 방식은 신호 경로를 단축하고 미세 피치 수직 인터커넥트(마이크로미터 규모까지)를 활용하여 별도의 활성 실리콘 계층이 단일 모놀리식 유닛(monolithic unit)으로서 기능적으로 작동할 수 있게 한다.
어제 퀄컴이 화웨이로부터 일부 특허를 구매했다는 사실이 드러나면서 로직폴딩에 대한 관심이 폭발했다. 이후 퀄컴은 라이선싱 arrangement에서 '순수 지급자(net payer)'가 아니며, 해당 계약이 로직폴딩 기술과 관련이 없다고 명확히 했다.
화웨이는 로직폴딩 기술이 일부가 우려하는 만큼의 열적 비용을 발생시키지 않는다고 주장한다. 특히 폴딩 공정은 긴 평면 와이어를 짧은 수직 하이브리드 본딩 링크로 대체하여, 일반적인 코어 인터커넥트 길이가 약 20% 감소하고 일부 임계 경로(critical paths)는 최대 약 70%까지 축소된다. 결과적으로 화웨이는 클럭 버퍼를 약 50%까지 줄일 수 있다고 주장하며, 이는 정전용량과 이에 따른 전압 및 전력 요구 사항을 낮춘다고 설명한다.
그러나 X(구 트위터)의 반도체 전문가인 @Taog_1575는 이에 동의하지 않는다. 해당 전문가에 따르면, 로직폴딩의 열적 비용은 전력 공급 와이어가 실리콘 웨이퍼 뒷면으로 이동하면서 고속 데이터 신호 라인은 앞면에 남기는 칩의 백사이드 파워 딜리버리 네트워크(BSPDN)에서 발생하는 열적 비용과 많은 면에서 유사하다.
전문가에 따르면, "HP 셀을 수직으로 적층하지 않도록 설계 규칙을 제한하여 열 밀도를 낮추거나, 루틴을 단축하여 전력 소비를 줄일 수 있더라도, 열 방출 능력의 감소로 인해 여전히 높은 열 문제를 겪을 수 있다"며, 이것이 퀄컴과 애플이 "모바일 칩에 로직폴딩에 관심을 갖지 않는" 주된 이유라고 덧붙였다. 또한 해당 전문가는 화웨이가 TSMC의 N3E 공정에 추월하려면 2030년이 되어야만 동등한 수준에 도달할 수 있을 것이라고 주장한다.
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📄 원문 (English)
Huawei's LogicFolding tech, while borne out of its sanction-laden realities, and quite innovative all things considered, is no match for the process miniaturization-led advancements that Qualcomm and Apple continue to pursue for their mobile SoC. This is partly a function of the thermal tax that LogicFolding imposes on clock speeds, as recently explained by a semiconductor expert.
Huawei's LogicFolding imposes thermal constraints on clock speeds, while requiring active cooling capabilities, diminishing its attractiveness for Qualcomm and Apple
As we noted last week, Kurnal Insights has now published the die shots for Huawei's Kirin 9050 Pro chip, showing a compute die and an SRAM die bonded via LogicFolding, which stacks logic circuits vertically, increasing the compute density even as individual circuits might not pack transistors as densely, with active silicon layers/wafers bonded face-to-face via dense copper-to-copper hybrid bonding (~1.5 μm pitch). This approach also shortens signal paths and leverages fine-pitch vertical interconnects (down to the micron scale) to allow separate active silicon tiers to operate functionally as a monolithic unit.
Interest around LogicFolding exploded yesterday when it emerged that Qualcomm had purchased some patents from Huawei. Later, however, Qualcomm clarified that it was not a "net payer" on the licensing arrangement and that the agreement was not related to the LogicFolding tech.
Huawei claims that its LogicFolding tech does not generate as much of a thermal tax as some fear, especially as the folding process replaces the long planar wires with short vertical hybrid-bonded links, where the typical core interconnect length drops by around 20 percent, and some critical paths shrink by up to ~70 percent. Consequently, Huawei claims that clock buffers can be cut by around 50 percent, which lowers capacitance and the attendant voltage and power requirements.
The semiconductor expert, @Taog_1575 on X, disagrees. According to the expert, the thermal tax from LogicFolding is in many ways similar to the one from Backside Power Delivery Network (BSPDN) for chips, where the power delivery wires move to the backside of the silicon wafer, while leaving the high-speed data signal lines on the frontside.
According to the expert, even if you achieve "lower heat density by restricting the design rule not to stacking HP cell vertically or reduce the power consumption by shortening the routine, you may still suffer higher heat problem due to heat dissipation capacity decay," adding that this is the main reason why Qualcomm and Apple "have no interest in LogicFolding for their mobile chip." Elsewhere, the expert claims that Huawei may only be able to achieve parity with TSMC's N3E process by 2030.
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