마이크론, 400층 이상 3D 낸드로 비트 밀도 2배 확대, 극한의 성능 제공
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마이크론의 차세대 3D NAND는 400개 이상의 레이어를 통해 비트 밀도를 두 배로 높이며 극한의 성능을 제공한다. G11 3D NAND는 42 Gb/mm²의 높은 비트 밀도와 초고속 5,400 MT/s의 인터페이스 속도를 약속한다.
하지만 이것이 클라이언트용 SSD를 더 저렴하고 대용량으로 만들 수 있을까?
마이크론은 이번 주 열린 행사에서 차세대 3D NAND가 2027년 하반기 양산에 돌입하며 세 가지 주요 이점을 제공할 것이라고 밝혔다. 이는 저장 밀도를 두 배로 높이고, 회사의 현재 세대 NAND 메모리와 비교해 I/O 성능을 50% 향상시키며, 전력 소비를 줄이는 것이다. 이러한 공격적인 목표를 달성하기 위해 마이크론은 YMTC의 방식을 차용하여 웨이퍼 온 웨이퍼 본딩(Wafer-on-Wafer bonding)을 채택할 계획이다. 동시에 마이크론은 G11을 넘어 3D NAND의 스케일링을 연장하기 위해 새로운 소재와 더 고밀도의 메모리 셀 아키텍처를 개발 중이다.
마이크론의 사장 겸 최고기술책임자(CTO)이자 제품 책임자인 스콧 디보어는 이번 주 회사의 행사에서 "우리는 비용 효율적이고 당시 제품 사양에 중요한 기능을 제공할 수 있는 적절한 시점에 웨이퍼 온 웨이퍼 본딩 기술을 도입할 것이라고 언급한 바 있다. 그리고 그 기술에 대한 적절한 시기가 바로 지금이다"라고 말했다. 그는 이어 "따라서 이 G11 기술은 세계에서 가장 진보된 NAND이다. 이는 내년 하반기에 양산에 돌입할 예정이며, 웨이퍼 온 웨이퍼 본딩 기술을 기반으로 한다"고 덧붙였다.
G11: 400개 이상의 레이어와 웨이퍼 본딩
마이크론의 G11 3D NAND는 현재 G9(N160) 세대에 비해 상당한 진전을 의미한다. 회사는 새로운 메모리가 G9(3D TLC 21 Gb/mm² => 3D TLC 42 Gb/mm²?)의 약 두 배에 달하는 비트 밀도를 달성할 것으로 예상하며, 이는 키옥시아의 BiCS10이나 삼성의 V10과 비교할 때 극적인 증가를 의미한다. 또한 I/O 속도를 최대 50%(3,600 MT/s => 5,400 MT/s?)까지 높이고, 비트당 데이터 전송 에너지 소비를 25% 이상 줄일 계획이다.
이러한 개선점은 클라이언트 및 데이터센터 애플리케이션을 위한 기존 고용량 SSD와 더 큰 대역폭과 에너지 효율이 필요한 차세대 AI 중심 저장 장치 모두에 혜택을 줄 것이다.
G11에서 도입된 주요 변경 사항 중 하나는 웨이퍼 온 웨이퍼 본딩이다. 이 기술은 마이크론이 NAND 장치의 서로 다른 부분을 서로 다른 공정 기술로 별도의 웨이퍼에서 제조한 후 결합할 수 있게 해준다. 즉, NAND 어레이를 구축하기 위한 새로운 3D NAND 노드와 주변 회로 및 I/O를 만들기 위한 로직 제조 공정을 각각 적용하는 것이다. 회사는 여러 세대에 걸쳐 CMOS-under-array 아키텍처를 사용해 왔지만, 웨이퍼 본딩은 메모리 어레이와 주변 로직을 독립적으로 최적화할 수 있는 추가적인 유연성을 제공한다. 이는 모든 계획대로 진행될 경우 더 많은 용량과 성능을 의미한다.
또 다른 중요한 혁신은 400개 이상의 NAND 레이어로의 전환이다. 마이크론은 G11이 사용하는 정확한 활성 워드라인 레이어 수나 메모리 데크의 수를 공개하지 않았지만, 이 기술이 업계 최고 수준의 메모리 셀 피치를 특징으로 한다고 밝혔다. 이는 밀도 개선이 추가 레이어와 더 작은 셀 차원 모두에서 비롯될 것임을 시사한다.
마이크론은 내년 하반기 고대량 양산 시작에 더 가까워지는 2027년에 G11에 대한 더 많은 기술 세부 사항을 공개할 것으로 예상된다.
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G11 이후: 새로운 소재와 더 고밀도의 메모리 셀
부인할 여지 없이, 마이크론은 앞으로 단순히 레이어 수를 늘리는 것을 넘어 3차원 NAND를 모든 차원에서 계속 축소해 나갈 것이다. 기존의 3D NAND 축소 방식은 주로 더 많은 메모리 레이어를 추가하는 데 주로 의존해 왔지만, 향후 세대에서는 제조 복잡성을 통제하면서 비트 밀도를 향상시키기 위해 X축과 Y축을 따라 셀 차원을 줄이는 것도 필요할 것이다.
이를 위해 마이크론은 자체적으로 획기적인 고투율 소재, 초고밀도 셀 아키텍처, 그리고 더 에너지 효율적인 장치와 데이터 경로 등을 개발하고 있다. 이러한 기술들은 트랜지스터 특성을 개선하고, 메모리 셀 차원의 추가 축소를 가능하게 하며, NAND 장치 내부에서 데이터를 이동하는 데 필요한 에너지를 줄일 수 있다.
“G11 이후로도 우리는 강력한 로드맵을 보유하고 있습니다. 오늘 그것에 대해 상세히 설명하지는 않겠지만, 새로운 소재를 통해 셀 아키텍처를 고밀도화하고, 향후에도 XYZ 축 축소에 집중할 것입니다.”라고 DeBoer는 말했다. “[…] 현재 산업계의 방향성과 마이크론의 방향성은 레이어를 추가하는 것과 셀 차원을 축소하는 것 모두를 통한 축소입니다.”
회사는 G11 이후 세대의 구체적인 아키텍처 세부 사항, 밀도 목표 또는 생산 일정을 공개하지 않았지만, 그 로드맵은 향후 NAND 축소가 레이어 수 증가 alone에 의존하기보다는 소재, 셀 아키텍처 및 주변 회로 분야의 혁신에 점점 더 의존하게 될 것임을 시사한다. 한편, 활성 레이어 수가 저장 밀도를 높이는 가장 쉬운 방법 중 하나라고 볼 수 있으므로, 3D NAND 기반 저장 장치에 대한 강력한 수요를 고려할 때, 향후 몇 년 동안 최고 레이어 수를 향한 경쟁이 크게 둔화되리라고 예상하기는 어렵다.
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Anton Shilov은 Tom’s Hardware의 기고 작가입니다. 지난 수십 년간 그는 CPU와 GPU부터 슈퍼컴퓨터에 이르기까지, 그리고 최신 공정 기술과 파브리케이션 도구부터 하이테크 산업 동향에 이르기까지 다양한 주제를 다루어 왔습니다.
📄 원문 (English)
Micron's next-generation 3D NAND to double bit density with over 400 layers, offering extreme performance — G11 3D NAND promises 42 Gb/mm2 and blistering 5,400 MT/s interface speed
But can it make client SSDs cheaper and more capacious?
Micron's next-generation 3D NAND, which will enter mass production in 2H 2027, is set to offer three significant advantages: it will double storage density, increase I/O performance by 50% compared to the company's current-generation NAND memory, and decrease power consumption, the company revealed at an event this week. To achieve these aggressive goals, Micron plans to take a page from YMTC's book and adopt wafer-on-wafer bonding. Meanwhile, Micron is also developing new materials and denser memory cell architectures to extend 3D NAND scaling beyond G11.
"We had mentioned we will bring in wafer-on-wafer bonding technology at the right time when it’s cost-effective, and it brings in capability that is important for the product specs at the time, and this is the right timing for that technology," said Scott DeBoer, president and chief technology and products officer at Micron, during the company's event this week. "So this G11 technology is the world's most advanced NAND. It will ramp in the second half of next year, [and] it is based on wafer-on-wafer bonding technology."
G11: Over 400 layers and wafer bonding
Micron's G11 3D NAND represents a substantial advancement over its current G9 (N160) generation. The company expects the new memory to achieve approximately twice the bit density of G9 (3D TLC 21 Gb/mm2 => 3D TLC 42 Gb/mm2?), which means a dramatic increase compared to Kioxia's BiCS10 or Samsung's V10; increase I/O speeds by up to 50% (3,600 MT/s => 5,400 MT/s?); and reduce data transfer energy consumption per bit by more than 25%.
These improvements should benefit both conventional high-capacity SSDs for client and data center applications and emerging AI-oriented storage devices, which require greater bandwidth and energy efficiency.
One of the key changes introduced with G11 is wafer-on-wafer bonding, which enables Micron to manufacture different parts of its NAND device on separate wafers using different process technologies — a new 3D NAND node to build a NAND array and a logic fabrication process to make peripheral circuits and I/O — and subsequently bond them together. The company has used CMOS-under-array architectures for several generations. Still, wafer bonding provides additional flexibility to optimize memory arrays and peripheral logic independently, which means more capacity and performance if all goes as planned.
Another important innovation is the transition to more than 400 NAND layers. Micron has not disclosed the exact number of active wordline layers or the number of memory decks used by G11, but the company says the technology will feature an industry-leading memory cell pitch, which suggests that its density improvements will come from both additional layers and smaller cell dimensions.
Micron expects to disclose more technical details about G11 in 2027, closer to the start of high-volume manufacturing in the second half of next year.
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Beyond G11: New materials and denser memory cells
Without any doubt, Micron will continue scaling 3D NAND along all three dimensions rather than simply increasing the number of layers going forward. While conventional 3D NAND scaling initially relied primarily on adding more memory layers, future generations will also require reductions in cell dimensions along the X and Y axes to improve bit density while keeping manufacturing complexity in check.
To achieve this, Micron is developing what it describes as breakthrough high-mobility materials, ultra-dense cell architectures, and more energy-efficient devices and data paths. These technologies could improve transistor characteristics, enable further reductions in memory cell dimensions, and reduce the energy required to move data within NAND devices.
"Beyond G11, we have a strong roadmap, not going to go into great detail on it today, but really focused on new materials densifying the cell architecture, and continuing to focus on that XYZ scaling going forward," said DeBoer. "[…] The current industry direction and Micron’s direction is scaling both by adding layers [and] also by shrinking the cell dimensions."
The company has not disclosed specific architectural details, density targets, or production schedules for its post-G11 generations, though its roadmap suggests that future NAND scaling will increasingly depend on innovations in materials, cell architecture, and peripheral circuitry rather than layer-count increases alone. Meanwhile, since the number of active layers is arguably the easiest way to increase storage density, we would not expect the race towards the highest layer count to slow down substantially in the coming years, especially given strong demand for 3D NAND-based storage.
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Anton Shilov is a contributing writer at Tom’s Hardware. Over the past couple of decades, he has covered everything from CPUs and GPUs to supercomputers and from modern process technologies and latest fab tools to high-tech industry trends.
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